互连基础：信号完整性、电源完整性、热效应与机械应力对互连设计的影响

Chiplet互连设计的本质，是在极小的物理尺度内完成高速信号的传输、能量的分配、热量的疏导以及机械应力的平衡。与传统的单芯片SoC不同，Chiplet架构将原本在晶圆内部完成的互连转移到了封装基板或中介层上，这意味着信号路径更长、参考平面更复杂、电源网络阻抗更高、热流路径更多元，同时异质集成带来的材料失配也引入了显著的机械应力问题。本章从四大物理域出发，系统阐述它们对互连设计的具体影响，并给出可落地的设计判断依据与工程方法。

上图展示了Chiplet互连设计中四个物理域的耦合关系。信号完整性关注的是信号在传输路径上的保真度，电源完整性关注的是供电网络的稳定性，热效应关注的是温度分布对电气性能的影响，机械应力关注的是物理结构在热循环和装配过程中的可靠性。四个域并非独立存在——高速信号切换会引发电源噪声，电源噪声又会恶化信号质量；功耗产生热量，热量改变材料特性并引发应力，应力反过来影响互连的电气接触可靠性。因此，互连设计必须从系统级视角统筹这四个维度。

核心原理：四域耦合的物理本质

信号完整性的核心在于传输线的阻抗匹配与损耗控制。在2.5D硅中介层中，互连线的典型长度为5-20mm，线宽/线距通常在0.4/0.4μm到2/2μm之间。与PCB走线不同，硅中介层的介质是SiO₂（介电常数约4.0），损耗角正切约0.005-0.01，这比PCB的FR4（损耗角正切0.02）要低，但比高端高频层压板要高。在28Gbps以上的数据率下，趋肤效应和介质损耗导致的频率相关衰减成为主要限制因素。更关键的是，硅衬底本身是半导体，其电导率约为10 S/m，这会在高频下引入额外的涡流损耗，因此硅中介层必须采用高阻硅（电阻率>1000 Ω·cm）或增加氧化层隔离。

电源完整性的核心是PDN（Power Delivery Network）的阻抗控制。Chiplet系统中，多个die共享同一中介层上的电源网络，瞬态电流可达数十安培，且di/dt高达10⁹ A/s量级。PDN阻抗Z(f)必须在整个工作频段内低于目标阻抗Z_target，其中Z_target = V_ripple / I_transient。例如，若允许5%的电压纹波（V_ripple=50mV），瞬态电流变化为10A，则目标阻抗为5mΩ。这个要求在低频段容易满足，但在高频段，由于封装寄生电感和硅通孔（TSV）的寄生效应，PDN阻抗会显著上升。去耦电容的布局、TSV的分布密度、以及中介层电源/地平面的设计共同决定了PDN的频响特性。

热效应的核心是热阻网络与热点管理。Chiplet的功耗密度可达1-2 W/mm²，而硅中介层的导热系数约为150 W/(m·K)，远低于铜的400 W/(m·K)，但远高于有机基板的0.3 W/(m·K)。热量从die底部通过微凸点（μ-bump）和TSV传导到中介层，再通过C4凸点传导到有机封装基板，最终通过散热器散出。TSV的导热效率约为硅的1.5-2倍，因此TSV阵列不仅承担电气互连，还承担垂直导热通道的功能。热设计的关键在于识别热点位置，并通过TSV布局、热通孔和散热路径优化来降低结温。

机械应力的核心是CTE（热膨胀系数）失配与翘曲控制。硅的CTE约为2.6 ppm/°C，有机基板（如BT树脂）的CTE约为12-16 ppm/°C，铜的CTE约为17 ppm/°C。在回流焊和热循环过程中，这种失配会产生显著的剪切应力，作用于微凸点和C4凸点。此外，Chiplet与中介层之间的模流底部填充（MUF）材料虽然能分散应力，但其CTE（约10-30 ppm/°C）与硅和铜的差异也会引入额外的热机械应力。翘曲不仅影响装配良率，还会导致微凸点开裂或桥接。

判断方法：从仿真到测量的闭环验证

互连设计的验证必须遵循"仿真-优化-测量-修正"的闭环流程。以下是各物理域的关键判断方法：

物理域	关键参数	判断标准	主要工具/方法
信号完整性	差分阻抗、插入损耗、回波损耗、串扰	阻抗偏差±10%；IL@Nyquist < 3dB；XT < -30dB	HFSS/CST 3D电磁仿真；TDR/TDT测量
电源完整性	PDN阻抗、IR Drop、SSN噪声	Z(f) < Z_target；IR Drop < 3%VDD；SSN < 5%VDD	SIwave/PowerSI；频域阻抗分析仪
热效应	结温Tj、热阻θja、热点温度	Tj < 125°C（典型）；热点 < 130°C	Fluent/Icepak；红外热像仪
机械应力	翘曲量、凸点应力、剪切应变	翘曲 < 0.5%封装尺寸；凸点应力 < 屈服强度	Ansys Mechanical；Shadow Moiré

在信号完整性判断中，需要特别关注差分对的阻抗连续性。硅中介层的布线层通常只有2-4层，参考平面可能不完整，这会导致阻抗不连续。设计时应确保差分对在换层处有回流地孔（stitching via）伴随，且参考平面开槽处必须避开高速信号走线。对于28Gbps以上的NRZ信号，建议采用微带线结构（顶层走线，底层参考）或带状线结构（中间层走线，上下参考），并严格控制走线长度差在5mil以内。

电源完整性判断中，PDN阻抗的频域分析是核心。在10kHz-10MHz频段，主要依靠体电容（bulk cap）和陶瓷电容；在10MHz-100MHz频段，依靠封装上的去耦电容；在100MHz以上，依靠芯片内的片上电容和封装电源/地平面。对于Chiplet系统，中介层上的电源/地平面设计至关重要——建议采用交指型电源/地网格（interdigitated power/ground mesh），网格间距控制在50-100μm，以降低平面谐振频率。

案例拆解：28Gbps SerDes互连的完整设计闭环

某AI加速芯片采用2.5D Chiplet架构，包含1个计算die和4个HBM（高带宽内存）die，通过硅中介层互连。其中SerDes通道运行在28Gbps NRZ，差分对走线长度12mm，线宽/线距为1.5/1.5μm，参考平面为中介层底层金属。初始设计在仿真阶段发现以下问题：

• 信号完整性：在12mm走线末端，插入损耗达到4.2dB（超过3dB目标），眼高仅180mV（目标>250mV），眼宽0.42UI（目标>0.5UI）。
• 电源完整性：PDN在2.1GHz处出现谐振峰，阻抗达12mΩ（目标5mΩ），导致SSN噪声达80mV。
• 热效应：计算die底部热点温度达132°C，超过125°C的可靠性上限。
• 机械应力：在-40°C到125°C热循环后，边缘微凸点出现微裂纹，寿命预计仅满足60%的可靠性要求。

针对上述问题，设计团队采取了以下优化措施：

1. SI优化：将走线从微带线改为带状线结构，增加底层参考平面；在走线中点增加一个阻抗补偿结构（宽度从1.5μm渐变到2.0μm再渐变回1.5μm），将回波损耗从-12dB改善到-18dB；同时将差分对间距从3μm增加到5μm，将串扰从-28dB改善到-35dB。优化后插入损耗降至2.8dB，眼高提升至280mV。
2. PI优化：在中介层上增加4个100nF的硅基MIM电容，分布在计算die的四个角落；同时将电源/地网格间距从80μm缩小到50μm，将谐振频率从2.1GHz移至3.4GHz，谐振阻抗降至4.5mΩ。SSN噪声降至45mV。
3. 热优化：在热点区域下方增加16个热TSV（直径10μm，深度150μm），将热阻从0.45°C/W降至0.32°C/W；同时优化散热器与die之间的TIM（热界面材料）厚度，从50μm减至30μm。热点温度降至118°C。
4. 应力优化：将边缘微凸点的直径从25μm增大到30μm，并优化MUF的填充工艺，在固化前增加预热步骤以减少气泡。通过有限元仿真验证，凸点最大应力从185MPa降至142MPa，预计寿命提升至初始设计的2.3倍。

最终，该设计在流片后通过TDR测试（阻抗偏差±6%）、误码率测试（BER<1e-15）、红外热像仪验证（热点温度115°C）和温度循环测试（1000次循环无失效），全部满足规格要求。复盘经验表明，四域联合优化比单独优化任一域更有效——例如，PI优化降低了SSN，间接改善了信号眼图；热优化降低了温度，减少了载流子迁移率变化，从而稳定了驱动器的输出阻抗。

常见误区与设计复盘

总结而言，Chiplet互连设计是一个多物理场协同优化的系统工程。信号完整性决定了互连能否"传得快"，电源完整性决定了互连能否"供得稳"，热效应决定了互连能否"散得开"，机械应力决定了互连能否"用得久"。设计者需要建立四域联动的设计思维，在项目早期就进行跨域仿真和风险评估，并通过测试闭环持续优化。下一阶段，我们将深入探讨2.5D硅中介层的具体布线策略，包括RDL层设计、TSV布局和微凸点阵列的优化方法。