4. 电源器件选型
在CPU与FPGA的多电源轨PDN设计中，器件选型不是“选一个能出电压的芯片”这么简单。不同负载点对效率、噪声、瞬态响应、集成度和成本的要求差异极大，选错拓扑往往导致后期反复改板。本节从核心原理出发，梳理五类主流电源器件的适用边界与关键参数，并给出可落地的选型流程。
一、核心原理：五类器件的能量转换与调节方式
电源器件的本质区别在于“如何把输入电能转换为负载需要的稳定电压”。LDO（低压差线性稳压器）通过调整管工作在线性区，以消耗多余功率为代价实现稳压，输出纹波极低但效率约等于Vout/Vin。DC-DC开关电源利用电感、电容储能与高频开关，效率可达85%～95%，但开关噪声和纹波较大。PMIC（电源管理集成电路）将多路DC-DC与LDO集成于单芯片，通过I²C/SPI配置电压、时序和监控。多相控制器驱动多个功率级交错并联，把大电流分摊到多相，显著降低输入输出纹波并提升瞬态响应。负载点电源（PoL）则强调“就近供电”，把转换器放在负载旁边，减少PCB走线阻抗对瞬态和压降的影响。
二、方法流程：从负载需求到器件定型的五步法
- 统计负载电流与电压精度：列出每路电源的典型电流、峰值电流、允许纹波和精度要求。CPU核心轨通常需要±2%以内精度和数百安培峰值。
- 确定噪声与PSRR预算：模拟轨、PLL、ADC供电对噪声敏感，优先考虑LDO或低噪声DC-DC后级LDO。
- 选择拓扑：根据电流大小、输入输出压差和效率目标，在LDO、单路DC-DC、PMIC、多相控制器之间做取舍。
- 核对关键参数：开关频率、电感值、输出电容、瞬态响应时间、均流精度、时序控制能力。
- 验证布局可行性：PoL是否靠近负载、多相是否均流、PMIC散热是否满足。
三、关键参数速查表
| 器件类型 | 典型电流 | 效率 | 噪声/纹波 | 瞬态响应 | 关键参数 | 典型场景 |
|---|---|---|---|---|---|---|
| LDO | <1A | 低（≈Vout/Vin） | 极低 | 中等 | 压差、PSRR、静态电流 | PLL、ADC、模拟轨 |
| DC-DC | 1～20A | 85%～95% | 中高 | 快 | fsw、电感、输出电容 | FPGA辅助轨、DDR |
| PMIC | 多路小电流 | 中高 | 中 | 可配置 | 轨数、时序精度、I²C | FPGA多轨系统 |
| 多相控制器 | >50A | 90%～93% | 低（交错抵消） | 极快 | 相数、均流、环路补偿 | CPU VCORE、大电流ASIC |
| PoL | 视模块而定 | 高 | 低 | 快 | 布局距离、散热、封装 | 靠近负载的二次变换 |
四、案例与场景：CPU与FPGA的典型配电
以一颗高性能FPGA为例，其电源轨通常包括：核心电压VCCINT（0.85V，电流可达80A）、辅助电压VCCAUX（1.8V，3A）、DDR接口电压VCCIO（1.2V/1.5V，多组）、收发器电压（0.9V/1.2V，噪声敏感）。核心轨采用多相控制器，8相并联，每相开关频率500kHz，输出电容采用聚合物电容与陶瓷电容组合，保证在负载阶跃时电压跌落小于3%。辅助轨和DDR轨采用单路DC-DC，效率优先。收发器供电则采用低噪声DC-DC后级LDO，PSRR在1MHz处大于40dB。整个系统由一颗PMIC统一管理上电时序，确保核心电压先于IO电压建立。
五、误区与复盘
- 误区一：所有轨都用LDO。大电流下LDO功耗巨大，结温迅速超标，效率可能低于50%。
- 误区二：只看效率不看瞬态。DC-DC效率高但环路带宽不足时，CPU负载阶跃会导致电压跌落超出规格。
- 误区三：PMIC轨数够用就行。忽略时序精度和监控能力，后期无法定位上电失败原因。
- 误区四：多相控制器相数越多越好。相数增加带来成本、面积和均流复杂度，需按峰值电流和热设计平衡。
选型检查清单（示例）：
1. 每路电压、典型电流、峰值电流、精度要求
2. 噪声预算：纹波mVpp、PSRR要求
3. 拓扑选择：LDO / DC-DC / PMIC / 多相 / PoL
4. 关键参数：fsw、电感、输出电容、瞬态响应时间
5. 时序：上电顺序、掉电顺序、PG信号
6. 布局：PoL距离、散热、均流对称性
7. 验证：负载阶跃测试、纹波测试、温升测试电源器件选型的核心逻辑是“让每一路电源工作在它最擅长的区间”。LDO负责干净的小电流，DC-DC负责高效的中等电流，PMIC负责多轨集成与时序，多相控制器负责大电流与快速瞬态，PoL负责就近供电与布局优化。把这五类器件的边界理清，PDN设计就成功了一半。