3. 多电源轨系统架构
在CPU与FPGA共存的高速数字系统中，电源设计早已不是“给芯片供一个3.3V”那么简单。现代处理器和可编程逻辑器件内部集成了数十亿晶体管，不同功能模块对电压、电流、噪声容限和上电顺序的要求差异巨大。因此，PDN设计的第一步不是选电容，而是理清多电源轨系统架构——把芯片的供电域划分清楚，把每一路的电压、电流、精度和时序关系定义准确。
一、CPU与FPGA的典型供电域划分
无论是x86服务器CPU、ARM SoC还是大容量FPGA，其供电域通常可以归为四类：核心电压域、IO电压域、辅助电压域和模拟/锁相环电压域。每一类域内部还可能细分为多个独立电源轨。
- 核心电压域（VCCINT / VDD_CORE）：为芯片内部逻辑门、乘法器、布线资源供电。特点是电压低（0.6V～1.2V）、电流大（几十安到数百安）、瞬态变化剧烈。CPU的Vcore和FPGA的VCCINT都属于此类。
- IO电压域（VCCIO / VDDQ）：为外部接口驱动器和接收器供电，电压取决于接口标准，如1.2V、1.5V、1.8V、2.5V、3.3V。FPGA通常按Bank划分，每个Bank可独立设置VCCIO。
- 辅助电压域（VCCAUX / VDD_AUX）：为芯片内部辅助电路、配置电路、监控电路供电，通常为1.8V或2.5V，电流较小但对噪声敏感。
- 模拟/锁相环电压域（VCCA / VCCPLL）：为PLL、ADC、SerDes模拟前端供电，要求极低纹波和良好的电源抑制比，常采用LDO供电。
以一颗典型FPGA（如Xilinx Kintex-7或Intel Cyclone V）为例，其电源轨可能包括：VCCINT（1.0V）、VCCAUX（1.8V）、VCCIO_0～VCCIO_3（1.5V/1.8V/2.5V/3.3V）、VCCPLL（1.8V）、VCCADC（1.8V）等。CPU侧则通常有Vcore、VCCSA、VCCIO、VCCPLL、VDDQ等。两芯片之间通过高速接口互联时，IO电压必须匹配或经过电平转换。
二、核心电压、IO电压与辅助电压的参数关系
不同电压域不仅电压值不同，其电流能力、精度要求、纹波容忍度和瞬态响应要求也完全不同。核心电压通常要求±2%～±3%的直流精度，瞬态偏差控制在±5%以内；IO电压精度可放宽到±5%；辅助电压和PLL电压则对纹波更敏感，通常要求纹波小于10mV～20mV。
| 供电域 | 典型电压 | 典型电流 | 精度要求 | 纹波要求 | 供电方式 |
|---|---|---|---|---|---|
| 核心电压 VCCINT/Vcore | 0.6～1.2V | 20～300A | ±2%～±3% | <30mV | 多相Buck |
| IO电压 VCCIO/VDDQ | 1.2/1.5/1.8/2.5/3.3V | 1～20A | ±5% | <50mV | Buck或LDO |
| 辅助电压 VCCAUX | 1.8/2.5V | 0.5～3A | ±3% | <20mV | LDO或Buck |
| PLL/模拟 VCCA | 1.8/2.5V | 0.1～1A | ±2% | <10mV | LDO+滤波 |
需要特别注意的是，核心电压的电流可能达到数百安培，而PLL电压电流不到1A，但两者在同一块PCB上共存。大电流开关电源的噪声很容易通过地平面和空间耦合到PLL电源上，因此布局时必须将模拟电源域远离大电流开关节点，并采用独立的滤波和接地策略。
三、上电时序要求与典型时序链
多电源轨系统最容易被忽视、也最容易出问题的环节就是上电时序。FPGA和CPU内部存在大量寄生二极管和ESD结构，如果某个电源轨先上电而另一个后上电，电流可能通过内部寄生路径倒灌，导致闩锁效应或永久损坏。因此，芯片手册都会给出明确的Power-Up Sequence要求。
以典型FPGA为例，常见上电顺序为：核心电压VCCINT → 辅助电压VCCAUX → IO电压VCCIO → PLL/模拟电压VCCA。断电顺序则相反。某些FPGA允许VCCINT和VCCAUX同时上电，但要求两者之间的电压差不超过某个限值（如0.5V）。CPU侧通常要求Vcore先于VCCIO和VCCSA建立，VDDQ在Vcore稳定后上电。
典型FPGA上电时序（简化）：
T0: VCCINT 1.0V 建立，要求单调上升，上升时间 0.5～10ms
T1: VCCAUX 1.8V 建立，滞后 VCCINT 至少 1ms
T2: VCCIO Bank0～Bank3 按需建立，滞后 VCCAUX 至少 1ms
T3: VCCPLL/VCCA 建立，滞后 VCCIO 至少 1ms
T4: 所有电源稳定后，释放PG信号，芯片开始配置
关键约束：
- 任意两轨之间的电压差不得超过芯片手册规定值
- 上电过程中不允许出现电压回沟
- PG信号必须在所有电源稳定后至少延迟 1ms 再释放
实现上电时序的常用方法有三种：一是使用带时序控制的PMIC或电源管理芯片；二是使用电源时序控制器（Sequencer）配合外部MOSFET；三是通过FPGA或CPLD的GPIO控制各电源使能引脚。无论哪种方式，都必须保证时序可测、可调、可监控。
四、案例与常见误区复盘
某高速数据采集板卡采用FPGA+ARM架构，FPGA的VCCINT为1.0V/30A，VCCAUX为1.8V/2A，VCCIO为1.8V/3A，VCCPLL为1.8V/0.3A。初期设计时，工程师将VCCINT和VCCAUX同时上电，结果批量生产后有约5%的板卡出现FPGA配置失败。排查发现，VCCINT的上升时间比VCCAUX慢，导致上电过程中VCCAUX先达到1.8V，而VCCINT仅0.4V，两者压差超过手册规定的0.5V限值，触发内部寄生导通。调整时序控制器，使VCCINT先建立并稳定后再释放VCCAUX，问题彻底解决。
常见误区二：忽略IO电压与核心电压的依赖关系。某些FPGA要求VCCINT先于VCCIO上电，否则IO驱动器的预驱动电路可能异常导通。
常见误区三：PG信号处理不当。PG信号如果过早释放，芯片可能在电源未完全稳定时就开始配置，导致配置数据错误。
另一个典型场景是CPU与FPGA通过DDR内存接口互联。CPU的VDDQ为1.2V，FPGA的VCCIO Bank设置为1.2V，两者必须严格匹配。如果FPGA的VCCIO上电晚于CPU的VDDQ，CPU可能通过IO引脚向FPGA灌入电流，造成FPGA IO损坏。因此，跨芯片的IO电压域必须纳入统一的时序规划。
五、多电源轨架构的检查清单
- 列出所有芯片的每一个供电引脚及其电压、电流、精度要求。
- 按核心、IO、辅助、模拟四类归并电源域，确认哪些可以合并、哪些必须独立。
- 查阅每一颗芯片的数据手册，提取上电时序图、压差限制和PG要求。
- 绘制系统级上电时序链，标注每一轨的建立时间、延迟和监控点。
- 确认电源时序控制器或PMIC的通道数量、使能逻辑和PG输入输出能力。
- 在PCB布局中，将模拟电源域远离大电流开关节点，并规划独立的滤波和接地。
- 预留时序调试手段：使能引脚测试点、PG信号测试点、各轨电压测试点。
多电源轨系统架构是PDN设计的骨架。只有把供电域划分清楚、把电压电流参数定义准确、把上电时序约束落实到每一颗芯片和每一个电源轨，后续的电容选型、平面设计、负载瞬态验证才有意义。否则，再好的电容和再低的阻抗也无法弥补架构层面的错误。