3. 高速ADC/DAC基础
在FPGA高速数据采集与波形回放系统中，ADC/DAC并不是一个“黑盒”，它的内部架构直接决定了分辨率、采样率、输入带宽、输出建立时间以及接口时序。理解这些参数之间的取舍关系，是后续设计LVDS、JESD204B、DDR接口和时钟树的基础。本节从四种常见架构出发，把关键参数串成一条可判断、可选型的知识链。
一、四种常见架构的核心原理
Flash（全并行）ADC：用2N−1个比较器同时比较输入与参考分压，一次时钟即可输出结果。速度最快，但比较器数量随分辨率指数增长，功耗和面积大，通常用于6~8位、GSPS级场景，如示波器前端或高速比较。
Pipeline（流水线）ADC：由多级低分辨率子ADC和级间增益放大器组成，每级完成粗量化并把残差放大给下一级，结果经数字延迟对齐后输出。它用“流水”换取速度与分辨率的平衡，常见12~16位、几十MSPS到数GSPS，是高速采集的主力架构，但存在固定流水线延迟。
SAR（逐次逼近）ADC：以二分搜索方式，从MSB到LSB逐位比较，N位需要N个比较周期。功耗低、面积小、无流水线延迟，适合中高分辨率、中低速场景，如精密传感器采集、电源监控。其速度受限于建立时间和比较器周期。
Sigma-Delta（Σ-Δ）ADC：通过过采样、噪声整形和数字滤波，把量化噪声推到高频再滤除，用时间换精度。分辨率可达16~24位甚至更高，但输出速率通常较低，适合音频、振动、应变等低速高精度测量。
二、分辨率、采样率与输入带宽
分辨率决定量化台阶。N位ADC的最小分辨单位LSB = FSR / 2N。例如16位、2V满量程，1 LSB ≈ 30.5 µV。分辨率越高，对电源噪声、参考电压噪声和PCB布局越敏感。注意：有效位数ENOB通常低于标称分辨率，因为时钟抖动、谐波失真和热噪声会吃掉低位。
采样率fs决定时间轴上的采样密度。根据奈奎斯特准则，fs必须大于信号最高频率的2倍；工程上通常取2.5~5倍，给抗混叠滤波器留过渡带。对于带通信号，也可采用欠采样，但必须保证信号带宽落在某个奈奎斯特区。
输入带宽BW是模拟前端−3dB带宽，它不等于采样率。一个1 GSPS的ADC可能只有500 MHz输入带宽，高频段幅度衰减和相位失真会直接恶化ENOB。因此，前端放大器、巴伦、传输线和ADC输入电容共同决定实际可用带宽。
关键关系：采样率决定“能采多快”，输入带宽决定“能采多高”，分辨率决定“能分多细”，输出建立时间决定“DAC能多快稳定到目标值”。四者必须一起看，不能只盯一个参数。
三、DAC输出建立时间与接口时序
DAC的输出建立时间ts是指数字码变化后，模拟输出进入并保持在最终值±½LSB范围内所需的时间。它由输出放大器压摆率、负载电容、开关毛刺和内部解码延迟共同决定。建立时间越长，DAC可支持的最高更新率越低。对于高速DAC，常采用电流舵结构，建立时间可做到纳秒级，但仍需关注码间干扰和时钟馈通。
在FPGA侧，DAC接口通常采用源同步DDR或JESD204B。若DAC建立时间为2 ns，而数据更新周期为1 ns，则输出来不及稳定，有效精度会下降。因此，选型时要核对：更新周期 ≥ 建立时间 + 时钟到输出延迟 + 裕量。
例：16位 1 GSPS DAC 选型核对
更新周期 T = 1 / 1 GHz = 1.0 ns
输出建立时间 ts = 0.6 ns
时钟到输出延迟 tco = 0.2 ns
裕量 = 1.0 - 0.6 - 0.2 = 0.2 ns → 可接受
若 ts = 0.9 ns，则裕量仅 0.1 ns，需降低更新率或换更快的DAC。四、典型场景与选型对照
| 场景 | 推荐架构 | 分辨率 | 采样率/更新率 | 关注重点 |
|---|---|---|---|---|
| 数字示波器前端 | Flash / Pipeline | 8~12 bit | 1~10 GSPS | 输入带宽、时钟抖动 |
| 软件无线电中频采集 | Pipeline | 12~16 bit | 100~500 MSPS | ENOB、SFDR、JESD204B |
| 精密电源监控 | SAR | 16~18 bit | 1~10 MSPS | 无延迟、低功耗 |
| 音频/振动测量 | Sigma-Delta | 20~24 bit | 10~200 kSPS | 噪声整形、群延迟 |
| 任意波形发生 | 电流舵DAC | 14~16 bit | 1~5 GSPS | 建立时间、毛刺、SFDR |
五、常见误区与复盘
- 误区一：采样率高就一定好。采样率高但输入带宽不足，高频信号会被衰减，ENOB反而下降。必须同时看BW和fs。
- 误区二：只看分辨率，不看ENOB。标称16位不等于有效16位。时钟抖动、参考噪声和电源纹波会显著降低有效位数。
- 误区三：忽略流水线延迟。Pipeline ADC有固定多周期延迟，在闭环控制或触发对齐中必须做延迟补偿，否则时序错位。
- 误区四：DAC建立时间按典型值算。建立时间随码跳变幅度变化，满量程跳变最慢。应按最坏情况并留20%~30%裕量。
- 误区五：Σ-Δ速度慢就不能用于高速。通过多通道并行交织或提高过采样时钟，Σ-Δ也可覆盖中速高精度场景，但需处理通道失配。
选型口诀：先算信号带宽定fs，再按精度定架构，最后核对输入带宽、建立时间和接口时序。Flash看速度，Pipeline看平衡，SAR看低功耗无延迟，Σ-Δ看高精度低速。
工程提醒：在FPGA高速接口中，ADC/DAC的采样时钟质量与数据接口时序同等重要。时钟抖动每增加1 ps，高输入频率下的SNR会明显恶化。建议在选型阶段就把时钟芯片、参考电压和电源噪声纳入预算，而不是等到调试阶段再补救。
掌握这四类架构与五个关键参数的关系后，后续设计LVDS源同步接口、JESD204B链路和DDR数据捕获时，就能快速判断“瓶颈在架构、在时钟、还是在接口时序”，从而把调试从试错变成有依据的工程决策。