2. 信号与系统基础
在FPGA高速ADC/DAC接口开发中，数字域与模拟域之间的桥梁由采样、量化、重建三个基本动作构成。理解采样定理、量化噪声、信噪比、有效位数、混叠与抗混叠滤波，是判断接口链路能否正确工作的前提。本节从信号链角度梳理这些概念之间的因果关系，并给出可落地的参数估算方法。
一、采样定理：从连续时间到离散序列
奈奎斯特-香农采样定理指出：对一个最高频率为 f_max 的带限信号，若以采样率 fs 进行等间隔采样，当满足 fs > 2·f_max 时，可由离散样本无失真地恢复原信号。其中 fs/2 称为奈奎斯特频率。工程上通常留出余量，取 fs ≥ 2.5·f_max 甚至更高，以降低对抗混叠滤波器的陡峭度要求。
需要强调的是，采样定理成立的前提是信号严格带限。若输入信号中含有高于 fs/2 的频率成分，这些成分不会消失，而是被折叠到基带内，形成无法与真实信号区分的混叠分量。因此采样定理不是“只要采样够快就没事”，而是“采样前必须保证信号带限”。
二、量化噪声与信噪比
ADC将连续幅度映射为有限位宽的离散码字，理想N位ADC的量化误差在 ±0.5 LSB 内均匀分布，其均方根值为 q/√12，其中 q = FSR/2^N 为量化步长，FSR为满量程输入范围。对满幅正弦输入，理想量化信噪比可近似为：
SNR_ideal ≈ 6.02·N + 1.76 (dB)
例：N = 12 位 → SNR ≈ 6.02×12 + 1.76 ≈ 74.0 dB
N = 14 位 → SNR ≈ 6.02×14 + 1.76 ≈ 86.0 dB
N = 16 位 → SNR ≈ 6.02×16 + 1.76 ≈ 98.1 dB该公式说明每增加1位分辨率，理想信噪比提升约6 dB。但实际ADC还受到热噪声、时钟抖动、非线性、电源噪声等影响，实测SNR通常低于理想值。此时用有效位数ENOB衡量真实精度：
ENOB = (SNR_measured − 1.76) / 6.02
例：实测SNR = 68 dB → ENOB ≈ (68 − 1.76)/6.02 ≈ 11.0 位ENOB把“标称位数”与“可用精度”区分开来。一个标称14位的ADC，若实测ENOB只有11位，说明后3位主要被噪声淹没，系统设计应按11位有效精度来规划动态范围。
三、混叠机理与抗混叠滤波
混叠的本质是频谱搬移。采样后频谱以 fs 为周期重复，任何高于 fs/2 的频率 f_in 都会映射到 |f_in − k·fs| 的基带位置。例如 fs = 100 MSPS，输入 f_in = 70 MHz，则混叠频率为 |70 − 100| = 30 MHz，与真实30 MHz信号完全重叠，数字域无法分离。
抗混叠滤波器（AAF）置于ADC之前，作用是抑制 fs/2 以上的带外能量。其关键指标包括截止频率、过渡带宽度、阻带衰减和通带平坦度。对于过采样系统，由于 fs/2 远离信号带宽，AAF可以用较低阶数实现；对于欠采样或带通采样系统，则需要带通滤波器抑制镜像频带。
四、信号链中的参数关系与设计流程
下面用一张信号链关系图把采样、量化、混叠与滤波的因果关系串联起来。图中左侧为模拟输入，中间为抗混叠滤波与采样保持，右侧为量化与数字输出，下方标注关键参数与判断条件。
五、典型场景与参数估算案例
假设某数据采集系统需要采集最高 f_max = 20 MHz 的模拟信号，目标有效位数不低于12位，即目标SNR约74 dB。设计步骤如下：
- 选择采样率：取
fs = 80 MSPS，奈奎斯特频率为40 MHz，满足fs > 2·f_max且留有余量。 - 确定AAF阻带起点：40 MHz处需将带外能量抑制到目标SNR以下，考虑混叠余量，阻带衰减至少80 dB。
- 选择滤波器阶数：若通带20 MHz、阻带40 MHz，过渡比为2，采用巴特沃斯或切比雪夫滤波器，约需6~8阶。
- 估算量化噪声：若ADC为14位、FSR为2 Vpp，则
q = 2/16384 ≈ 122 µV，量化噪声RMS约35 µV。 - 实测验证：输入满幅20 MHz正弦，采集FFT计算SNR，若实测SNR为70 dB，则
ENOB ≈ (70−1.76)/6.02 ≈ 11.3位，需排查时钟抖动或电源耦合。
| 参数 | 符号/公式 | 本例取值 | 说明 |
|---|---|---|---|
| 信号最高频率 | f_max | 20 MHz | 决定采样率下限 |
| 采样率 | fs | 80 MSPS | 奈奎斯特频率40 MHz |
| 量化步长 | q = FSR/2^N | 约122 µV | 14位，2 Vpp满量程 |
| 理想SNR | 6.02N + 1.76 | 约86 dB | 14位理论值 |
| 实测SNR | — | 70 dB | 含时钟抖动与噪声 |
| 有效位数 | ENOB = (SNR−1.76)/6.02 | 约11.3位 | 实际可用精度 |
| AAF阻带衰减 | ≥ 目标SNR + 余量 | ≥80 dB @40 MHz | 防止带外混叠 |
六、常见误区与复盘要点
误区一：只看标称位数，不看ENOB。标称16位ADC在高速采样下ENOB可能只有12位，系统动态范围应按ENOB规划，否则弱信号会被噪声淹没。
误区二：认为采样率越高越好。提高fs可降低AAF阶数要求，但会增加FPGA接口速率、功耗和时钟抖动敏感度，需在带宽、功耗与复杂度之间折中。
误区三：忽略时钟抖动对SNR的影响。高速采样时，孔径抖动会直接恶化高频信号的SNR，其贡献约为 SNR_jitter = −20·log10(2π·f_in·t_jitter)。例如 f_in = 70 MHz、t_jitter = 1 ps 时，抖动限制SNR约67 dB，可能成为系统瓶颈。
误区四：抗混叠滤波器只关注阻带，忽略通带平坦度和群延迟。通带纹波会引入幅度误差，群延迟波动会影响多通道相位一致性。
复盘时建议按“信号最高频率 → 采样率 → AAF指标 → 量化噪声 → 实测SNR/ENOB → 抖动与电源排查”的顺序逐项核对。只有把采样、量化、混叠与滤波放在同一条信号链上统一评估，才能保证FPGA高速ADC/DAC接口在数字域获得真实可用的有效精度。