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本课程属于：021-SystemVerilog RTL与数字IP设计 芯片硬件与光电工程 · 共 7 门相关课程，组合学习更完整。
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数字IP从规格、RTL到综合签核项目

共计 30 章节
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01
课程导入
目标=数字IP开发全流程概览 · 学习目标 · 工具链与项目框架
课程导入IP
02
数字IP基础
目标=IP分类 · 复用策略 · 交付物
IP数字
03
规格定义方法
目标=功能需求 · 接口协议 · 性能指标
规格定义方法目标=功能需求
04
规格文档实战
目标=从需求到可执行规格 · 寄存器映射 · 时序图与状态机描述
规格文档实战目标=从需求到可…
05
RTL设计基础
目标=可综合风格 · 命名规范 · 时钟复位策略
RTL设计基础
06
Verilog与SystemVerilog
目标=常用语法 · 可综合子集 · 编码陷阱与最佳实践
VerilogSystemVerilo…
07
模块化设计
目标=层次划分 · 接口标准化 · 参数化配置与IP复用机制
模块化设计目标=层次划分
08
时钟与复位
目标=多时钟域 · 复位同步 · 门控时钟
时钟复位
09
功能验证入门
目标=验证计划 · 测试平台 · 覆盖率
功能验证入门目标=验证计划
10
RTL仿真与调试
目标=波形分析 · 断言 · 形式验证
RTL仿真
11
综合基础
目标=综合流程 · 约束文件 · 工艺库
综合基础目标=综合流程
12
时序约束
目标=时钟定义 · 输入输出延迟 · 多周期路径
时序约束目标=时钟定义
13
综合优化
目标=面积 · 速度 · 功耗权衡
综合优化目标=面积
14
静态时序分析
目标=建立保持时间 · 时序路径 · slack计算
静态时序分析目标=建立保持时…
15
形式验证
目标=等价性检查 · 属性验证 · CDC检查与RTL与网表一致性
形式验证目标=等价性检查
16
低功耗设计
目标=电源域 · 隔离 · 电平转换
低功耗设计目标=电源域
17
可测性设计
目标=扫描链 · BIST · 边界扫描
可测性设计目标=扫描链
18
物理设计概览
目标=布局布线 · 寄生参数 · 时序签核
物理设计概览目标=布局布线
19
综合签核流程
目标=签核标准 · PVT角 · OCV
综合签核流程目标=签核标准
20
项目实战一
目标=规格与架构设计 · 完成一个典型数字IP的规格书与架构图
项目实战一目标=规格
21
项目实战二
目标=RTL编码与功能仿真 · 实现核心模块并通过基础测试
项目实战二RTL
22
项目实战三
目标=验证与覆盖率收敛 · 搭建测试平台并达到覆盖率目标
项目实战三目标=验证
23
项目实战四
目标=综合与约束 · 编写SDC并完成综合优化与时序分析
项目实战四目标=综合
24
项目实战五
目标=签核与报告 · 完成形式验证 · CDC
项目实战五目标=签核
25
常见问题一
目标=RTL编码陷阱 · 锁存器 · 多驱动
常见问题一RTL
26
常见问题二
目标=综合时序违例 · 约束冲突 · 面积功耗超标与修复策略
常见问题二目标=综合时序违…
27
常见问题三
目标=验证覆盖率不足 · 调试效率低 · 回归失败与版本管理
常见问题三目标=验证覆盖率…
28
工具与自动化
目标=脚本化流程 · Makefile · Tcl
工具自动化
29
综合提升
目标=架构探索 · 性能建模 · 功耗估算
综合提升目标=架构探索
30
课程总结与项目答辩
目标=知识体系回顾 · 项目评审 · 职业发展与持续学习
课程总结项目答辩