1. 课程导入
欢迎进入《数字IP从规格到综合签核项目》课程。数字IP（Intellectual Property）是芯片设计复用的基本单元，也是SoC集成的核心资产。一个可交付的数字IP，绝不只是“能跑通仿真的RTL代码”，而是从需求规格、微架构设计、RTL实现、功能验证、逻辑综合，一直到时序签核、功耗签核与交付文档的完整工程闭环。本课程将以一个贯穿全程的实战项目为主线，带你走完这条链路。
1.1 为什么需要“全流程”视角
很多初学者习惯把数字设计等同于“写Verilog”。但在真实项目中，RTL只是中间产物。规格理解偏差会导致架构返工，验证覆盖不足会漏掉角落缺陷，约束写错会让综合结果与预期时序完全脱节。全流程视角的价值在于：让你在写每一行代码时，都知道它将被如何验证、如何综合、如何签核。
下图展示了本课程贯穿的数字IP开发全流程主干，从规格输入到签核交付，各阶段之间存在明确的反馈回路：
1.2 学习目标
完成本课程后，你应当具备以下能力：
- 规格转化能力：能将一份功能需求文档转化为可实现的微架构方案，明确数据通路、控制通路与接口时序。
- RTL工程能力：能编写可综合、可验证、风格规范的Verilog/SystemVerilog代码，并通过Lint与CDC检查。
- 验证思维：能搭建UVM验证环境，制定覆盖率计划，定位并复现角落缺陷。
- 综合与签核能力：能编写SDC约束，读懂综合与时序报告，完成建立/保持时间检查与功耗评估。
- 交付意识：能整理IP交付包，包括RTL、网表、约束、文档与集成指南。
1.3 工具链与项目框架
本课程使用的工具链覆盖设计、验证、综合与签核四个环节。你不需要在本地安装全部工具，但需要理解每个工具在流程中的位置与输入输出。
| 环节 | 工具类型 | 典型工具 | 关键输入 | 关键输出 |
|---|---|---|---|---|
| RTL设计 | 代码编辑/检查 | 编辑器、Lint、CDC | 微架构文档 | RTL代码、Lint报告 |
| 功能验证 | 仿真/验证 | VCS、Xcelium、UVM | RTL、测试用例 | 波形、覆盖率报告 |
| 逻辑综合 | 综合 | Design Compiler、Genus | RTL、SDC、工艺库 | 网表、面积/时序报告 |
| 时序签核 | STA | PrimeTime、Tempus | 网表、SDC、寄生参数 | 时序报告、违例清单 |
| 功耗签核 | 功耗分析 | PrimePower、PTPX | 网表、波形、工艺库 | 功耗报告、热点分析 |
项目框架方面，我们采用一个简化的“数据流加速器”IP作为贯穿案例。它包含寄存器配置接口、数据缓冲、运算核心与状态上报模块。你将在后续章节中逐步完成它的规格定义、RTL实现、验证环境搭建、综合约束编写与签核分析。
1.4 典型误区与复盘
误区二：验证只跑通主路径。角落场景（如空满标志、复位释放顺序、跨时钟域握手）才是缺陷高发区。
误区三：约束照抄模板。SDC中的时钟定义、输入输出延迟、多周期路径必须与真实接口时序一致，否则综合结果毫无意义。
复盘一个真实场景：某IP在仿真中功能完全正确，但综合后建立时间违例严重。排查发现，RTL中一个组合逻辑路径跨越了三个模块层级，且未做流水线切割。问题根源不在综合工具，而在微架构阶段没有评估关键路径延迟。这说明：签核阶段暴露的问题，往往要回溯到架构或RTL阶段解决。
# 典型综合约束片段（SDC）
create_clock -name clk -period 10 [get_ports clk]
set_input_delay -clock clk 2.0 [get_ports data_in*]
set_output_delay -clock clk 1.5 [get_ports data_out*]
set_false_path -from [get_ports rst_n]
set_multicycle_path 2 -setup -from [get_pins u_core/reg_a*] -to [get_pins u_core/reg_b*]
本课程的学习路径是：先建立全流程地图，再逐环节深入。每一章都会围绕贯穿项目展开，确保你不仅理解概念，还能动手完成从规格到签核的完整交付。请带着一个核心问题进入后续学习：我写的每一行RTL，最终会以什么形式被验证、被综合、被签核？