📚 课程目录第3章 CPU微架构设计入门

3. CPU微架构设计入门

在完成指令集与RTL仿真环境的基本认知之后，接下来要回答一个核心问题：一条RISC-V指令究竟是怎样在硬件中一步步被执行的？这涉及CPU微架构的两个基本支柱——数据通路与控制单元。数据通路负责“数据往哪里走、经过哪些运算部件”，控制单元负责“什么时候让哪个部件工作”。本节以RV32I的典型指令为线索，对比单周期、多周期与流水线三种组织方式，并给出数据通路与控制单元的基本组成。

一、核心原理：数据通路与控制单元的分工

数据通路（Datapath）由程序计数器PC、指令存储器、寄存器堆、立即数生成器、ALU、数据存储器以及各类多路选择器与加法器组成。它决定了数据在一条指令执行过程中的流动路径。控制单元（Control Unit）则根据指令的操作码、funct3、funct7等字段，产生RegWrite、MemRead、MemWrite、ALUSrc、PCSrc、ALUOp等控制信号，驱动数据通路上的多路选择器与写使能。

可以把二者理解为“道路系统”和“交通信号系统”：数据通路提供所有可能的路径，控制单元在特定时刻只放行其中一条路径。任何微架构的差异，本质上都是对这两部分在时间维度上的不同复用方式。

关键判断：单周期、多周期、流水线的区别不在于“有没有数据通路”，而在于同一条数据通路被复用的粒度——一条指令一次用完、一条指令分多次用、多条指令同时用不同段。

二、三种架构的组织方式对比

单周期架构：每条指令在一个时钟周期内完成。CPI恒为1，控制简单，但时钟周期必须按最慢指令（通常是load）的延迟来设定，导致整体频率低、硬件利用率差。它适合教学入门，不适合真实产品。

多周期架构：把一条指令拆成取指、译码、执行、访存、写回等若干阶段，每个阶段占一个时钟周期。指令存储器与数据存储器可共用，ALU可复用，硬件面积小；但CPI大于1，且需要额外的状态寄存器保存中间结果，控制单元从组合逻辑变为有限状态机。

流水线架构：把多周期的各阶段在时间上重叠，理想情况下每个周期都有一条指令完成，CPI趋近于1，同时时钟周期只由最慢的单级决定，因此吞吐率最高。代价是引入冒险问题，需要前递、停顿、分支预测等机制。

三、数据通路与控制单元的基本组成

以RV32I的经典五级流水线为例，数据通路可拆为五个阶段：

IF（取指）：PC、指令存储器、PC+4加法器、分支目标加法器。
ID（译码）：指令字段拆分、寄存器堆读端口、立即数生成器、控制单元。
EX（执行）：ALU、ALU控制、前递多路选择器、分支比较器。
MEM（访存）：数据存储器、字节/半字/字对齐与符号扩展逻辑。
WB（写回）：写回多路选择器，选择ALU结果或存储器读出数据写回寄存器堆。

控制单元在流水线中通常被拆成主控制与ALU控制两级。主控制根据opcode产生各阶段控制信号，ALU控制根据funct3/funct7产生ALU操作码。流水线寄存器（IF/ID、ID/EX、EX/MEM、MEM/WB）保存每级之间的中间数据与控制信号，是流水线正确工作的关键。

四、案例场景：一条load指令在三种架构中的执行

以 lw x5, 8(x6) 为例：

单周期：一个长周期内完成
  PC → 指令存储器 → 译码 → 读x6 → ALU计算x6+8
  → 数据存储器读 → 写回x5

多周期：5个短周期
  T1 取指  T2 译码/读寄存器  T3 计算地址
  T4 访存  T5 写回

流水线：与其他指令重叠
  IF  lw  | ID  lw  | EX  lw  | MEM lw  | WB lw
          | IF add  | ID add  | EX add  | MEM add | WB add

可以看到，流水线并没有改变单条指令的延迟，而是通过重叠执行提高了吞吐率。这正是微架构设计中“延迟”与“吞吐率”两个指标分离的典型体现。

五、常见误区与复盘

误区一：认为流水线一定比单周期快。实际上单条指令的延迟可能更长，流水线提升的是单位时间完成的指令数。误区二：把多周期与流水线混为一谈。多周期是“分时复用”，流水线是“空间并行”，二者对冒险的处理方式完全不同。误区三：忽略控制单元的时序。控制信号若在错误周期有效，会导致寄存器堆误写或存储器误写，仿真中常表现为X态传播。

对比维度	单周期	多周期	流水线
CPI	1	>1	≈1
时钟周期	最长指令决定	单阶段决定	单阶段决定
硬件复用	低	高	中
控制复杂度	低（组合逻辑）	中（状态机）	高（冒险处理）
典型用途	教学	低功耗嵌入式	通用处理器

在后续的RTL实现中，建议先用单周期版本跑通指令功能，再逐步改造成多周期与流水线，这样可以把“功能正确性”和“时序性能”两个问题分开定位，避免在流水线冒险中迷失方向。