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本课程属于：019-RISC-V处理器与SoC系统工程 芯片硬件与光电工程 · 共 7 门相关课程，组合学习更完整。
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RISC-V CPU从RTL仿真到FPGA原型验证项目

共计 30 章节
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01
课程导入
目标=RISC-V CPU从RTL仿… · 核心概念 · 整体框架与项目路线图
课程导入RISC-V
02
RISC-V指令集架构基础
目标=RV32I指令格式 · 寄存器组织 · 寻址方式
RISC-V指令集架构基础
03
CPU微架构设计入门
目标=单周期 · 多周期与流水线架构对比 · 数据通路与控制单元的基本组成
CPU微架构设计入门
04
RTL设计基础与Verilog/SystemVerilog
目标=模块化设计 · 时序逻辑 · 组合逻辑
RTLVerilog/Syst…
05
RISC-V CPU取指单元设计
目标=PC生成 · 指令存储器接口 · 分支预测初步与取指流水线握手
RISC-VCPU
06
译码与执行单元设计
目标=指令译码 · 立即数生成 · ALU设计
译码执行单元设计
07
访存与写回单元设计
目标=加载/存储指令 · 数据存储器接口 · 字节使能
访存写回单元设计
08
流水线冒险与解决
目标=结构冒险 · 数据冒险 · 控制冒险
流水线冒险解决
09
RTL仿真环境搭建
目标=仿真器选择 · 测试平台结构 · 时钟复位生成
RTL仿真环境搭建
10
RISC-V测试程序与基准
目标=汇编测试 · C测试 · riscv-tests
RISC-V测试程序
11
功能验证与覆盖率
目标=定向测试 · 随机测试 · 代码覆盖率
功能验证覆盖率
12
形式验证初步
目标=等价性检查 · 属性检查 · SVA断言在CPU模块验证中的应用
形式验证初步目标=等价性检查
13
综合与实现流程
目标=逻辑综合 · 约束文件 · 时序分析
综合实现流程
14
FPGA原型验证平台搭建
目标=开发板选型 · 工具链安装 · 引脚约束
FPGA原型验证平台搭建
15
FPGA下载与调试
目标=比特流生成 · 下载配置 · 在线逻辑分析仪
FPGA下载
16
CPU在FPGA上的启动与运行
目标=指令存储器初始化 · UART输出 · GPIO控制与简单外设交互
CPUFPGA
17
外设与总线集成
目标=AXI4-Lite · Wishbone · APB总线协议与UART
外设总线集成
18
中断与异常处理
目标=中断控制器 · 异常向量表 · CSR操作
异常处理目标=
19
缓存与存储层次
目标=指令缓存 · 数据缓存 · 写策略
缓存存储层次
20
流水线优化与性能提升
目标=超标量 · 乱序执行 · 分支预测器
流水线优化性能提升
21
多核与一致性入门
目标=多核RISC-V架构 · 总线仲裁 · 缓存一致性协议与FPGA多核实现挑战
多核一致性入门
22
调试与跟踪
目标=JTAG调试 · RISC-V Debug规范 · 断点
调试跟踪
23
项目实战一
目标=单周期RISC-V CPU的R…
项目实战一RISC-V
24
项目实战二
目标=五级流水线RISC-V CPU… · 冒险处理与仿真验证
项目实战二RISC-V
25
项目实战三
目标=FPGA原型验证 · 运行CoreMark并优化性能
项目实战三FPGA
26
常见问题与调试技巧
目标=仿真不收敛 · 时序违例 · FPGA资源不足
常见问题调试技巧
27
课程综合提升
目标=从RTL到FPGA的完整流程复… · 设计权衡 · 可扩展方向与学习资源推荐
课程综合提升RTL
28
案例研究
目标=开源RISC-V CPU核（如… · BOOM · PicoRV32）架构分析与FPGA…
案例研究RISC-V
29
工程化与版本管理
目标=Git工作流 · CI/CD在RTL项目中的应用 · 文档编写与团队协作规范
工程化版本管理
30
课程总结与展望
目标=RISC-V生态发展趋势 · FPGA原型验证在芯片设计中的角色与…
课程总结RISC-V