2. RISC-V指令集架构基础

在把CPU从RTL仿真推进到FPGA原型验证之前，必须先建立对RISC-V指令集架构（ISA）的准确认识。RV32I是RISC-V的32位基础整数指令集，也是后续实现流水线、验证取指译码、搭建SoC的最小可用集合。它只有47条指令，却完整定义了寄存器组织、指令编码、访存方式和异常/特权相关接口。理解这些内容，才能看懂RTL中的译码逻辑、仿真波形里的指令流，以及FPGA上跑通程序时到底发生了什么。

一、RV32I指令格式：六种编码，固定32位

RV32I所有指令长度固定为32位，按功能划分为R、I、S、B、U、J六种格式。固定长度让取指和译码在硬件上非常规整：PC每次加4，指令边界天然对齐，译码器只需按位段切分即可提取操作码、寄存器号和立即数。

• R型：寄存器-寄存器运算，如 add、sub、and、or、slt。字段为 funct7、rs2、rs1、funct3、rd、opcode。
• I型：立即数运算与加载，如 addi、lw、jalr。含12位立即数，需符号扩展。
• S型：存储指令，如 sw、sh、sb。立即数被拆成两段，分别放在指令的高位和低位。
• B型：条件分支，如 beq、bne、blt。立即数以2字节为单位、按位拼接，且最低位恒为0。
• U型：高位立即数，如 lui、auipc。立即数占据指令高20位。
• J型：跳转，如 jal。立即数同样按位重排，最低位恒为0。

下面这张图把六种格式的位段布局并列展示，便于在写译码器时对照字段位置。

二、寄存器组织：32个通用寄存器与硬连线零

RV32I提供32个32位通用寄存器x0～x31。其中x0被硬连线为0，写入无效、读取恒为0，这一设计让很多伪指令和比较操作可以复用零寄存器，减少指令数量。其余寄存器没有硬件强制用途，但ABI约定了调用规范，编译器、汇编器和调试器都依赖这套约定。

三、寻址方式：只有基址加偏移，却足够表达一切

RV32I的访存寻址非常克制：只有“基址寄存器 + 立即数偏移”一种形式。加载用I型立即数，存储用S型立即数，地址由rs1与符号扩展后的立即数相加得到。分支和跳转则采用PC相对寻址，jal、beq等指令的立即数表示相对于当前PC的偏移，便于位置无关代码。

# 典型访存与跳转
lw   t0, 8(sp)        # 地址 = sp + 8，加载字
sw   t1, -4(sp)       # 地址 = sp - 4，存储字
beq  a0, a1, label    # 若相等，PC = PC + 偏移
jal  ra, func         # ra = PC+4，PC = PC + 偏移
lui  t0, 0x10000      # t0 = 0x10000000
addi t0, t0, 0x20     # t0 = 0x10000020

这种“少而正交”的寻址方式对硬件非常友好：地址生成单元只需一个加法器，译码器只需区分I型和S型的立即数拼接方式。复杂寻址由编译器用多条指令组合完成，而不是由硬件承担。

四、特权模式与CSR：从裸机到异常处理的入口

RV32I本身是用户级指令集，但真实CPU必须处理中断、异常和系统调用。RISC-V定义了机器模式（M）、监督模式（S）和用户模式（U）三级特权。最简FPGA原型通常只实现M模式，但CSR寄存器组必须存在，否则无法响应异常、无法读取周期计数、也无法做基本的系统控制。

• mstatus：全局中断使能、特权状态、访存权限等。
• mtvec：异常/中断入口地址，可配置为直接模式或向量模式。
• mepc：保存异常发生时的PC，用于mret返回。
• mcause：记录异常原因，如非法指令、加载错误、环境调用。
• mcycle / minstret：周期计数与退休指令计数，是性能验证的关键观测点。

五、常见误区与复盘要点

1. 把x0当成普通寄存器：写x0必须被丢弃，读x0必须为0，否则伪指令nop、mv等行为异常。
2. 忽略立即数符号扩展：addi的12位立即数必须符号扩展，否则负数偏移会变成大正数。
3. 分支偏移按字节还是按2字节：B型和J型立即数最低位恒为0，硬件拼接时不要重复移位。
4. CSR读写没有处理副作用：csrrs读-改-写是原子操作，若拆成两条指令会破坏语义。
5. 异常入口未对齐：mtvec低两位有模式含义，直接跳转前必须屏蔽或按模式处理。

掌握RV32I的指令格式、寄存器组织、寻址方式和CSR接口，是后续编写取指、译码、执行、访存、写回各流水级RTL的起点。在FPGA原型验证中，任何一条指令的译码错误都会在波形中表现为PC跑飞或寄存器值异常，而对照本文的位段布局和寄存器约定，就能快速定位问题所在。