📚 课程目录第4章 RTL设计方法与Verilog/SystemVerilog基础

4. RTL设计方法与Verilog/SystemVerilog基础

在RISC-V处理器子系统从RTL到Linux启动的完整链路中，RTL设计是决定后续综合、时序收敛、验证效率与软件可移植性的源头。本章聚焦模块化设计、组合逻辑、时序逻辑、有限状态机以及可综合代码规范，目标不是罗列语法，而是建立“可综合、可验证、可复用”的工程化设计思维。

一、模块化设计：从接口契约到层次化复用

RTL模块化的核心是“接口契约 + 内部实现隔离”。一个模块对外只暴露端口、参数与时钟复位语义，内部逻辑不应依赖外部隐式约定。对于RISC-V处理器子系统，典型层次包括：顶层SoC、总线互联、取指单元、译码单元、执行单元、访存单元、寄存器堆、CSR、中断控制器、调试模块等。每个模块应具备清晰的职责边界，避免“万能模块”导致综合后面积膨胀与验证困难。

模块化设计建议遵循以下原则：

端口命名统一：时钟用clk，复位用rst_n，低有效信号加_n后缀。
参数化位宽与深度：如DATA_WIDTH、ADDR_WIDTH、DEPTH，便于不同配置复用。
输入输出方向明确：避免inout在内部逻辑中滥用，三态仅用于顶层IO。
组合逻辑与时序逻辑分离：一个always_comb只描述组合，一个always_ff只描述时序。

模块化不是简单拆文件，而是定义“可独立验证、可独立综合、可独立替换”的硬件单元。接口稳定后，内部实现可迭代优化而不影响上层集成。

二、组合逻辑与时序逻辑：RTL的两类基本行为

组合逻辑的输出仅由当前输入决定，常用assign或always_comb描述；时序逻辑的输出由时钟边沿触发，常用always_ff描述。二者混写是RTL设计中最常见的错误来源，容易导致仿真与综合不一致、锁存器意外推断、时序路径难以约束。

下面是一个参数化多路选择器的组合逻辑示例：

module mux2 #(
  parameter int WIDTH = 32
) (
  input  logic [WIDTH-1:0] a,
  input  logic [WIDTH-1:0] b,
  input  logic             sel,
  output logic [WIDTH-1:0] y
);
  always_comb begin
    unique case (sel)
      1'b0: y = a;
      1'b1: y = b;
      default: y = '0;
    endcase
  end
endmodule

时序逻辑示例，带同步复位与使能的寄存器：

module reg_en #(
  parameter int WIDTH = 32
) (
  input  logic             clk,
  input  logic             rst_n,
  input  logic             en,
  input  logic [WIDTH-1:0] d,
  output logic [WIDTH-1:0] q
);
  always_ff @(posedge clk or negedge rst_n) begin
    if (!rst_n) q <= '0;
    else if (en) q <= d;
  end
endmodule

关键区别在于：组合逻辑使用阻塞赋值=，时序逻辑使用非阻塞赋值<=。不要在同一个always块中混用两种赋值，也不要在多个always块中驱动同一信号。

三、有限状态机：控制路径的骨架

有限状态机（FSM）是RISC-V处理器中取指、译码、握手、总线访问、异常处理等控制路径的核心。推荐采用“三段式”或“两段式”写法：状态寄存器、次态组合逻辑、输出逻辑分离。状态编码可使用enum提升可读性，综合工具会自动选择二进制或独热编码。

typedef enum logic [1:0] {
  IDLE, FETCH, EXEC, DONE
} state_t;

state_t cur_state, nxt_state;

always_ff @(posedge clk or negedge rst_n) begin
  if (!rst_n) cur_state <= IDLE;
  else        cur_state <= nxt_state;
end

always_comb begin
  nxt_state = cur_state;
  unique case (cur_state)
    IDLE:  if (start) nxt_state = FETCH;
    FETCH: nxt_state = EXEC;
    EXEC:  nxt_state = DONE;
    DONE:  nxt_state = IDLE;
    default: nxt_state = IDLE;
  endcase
end

FSM设计要点：状态转移必须完备，避免死锁；输出尽量寄存一拍以改善时序；对非法状态设置default恢复路径；跨时钟域握手需使用同步器或异步FIFO，不能直接采样。

四、可综合代码规范与常见误区

可综合代码规范直接决定RTL能否稳定映射到FPGA或ASIC。以下清单可作为设计评审的检查项：

检查项	推荐做法	风险
时钟与复位	单时钟域内使用同步复位或异步复位同步释放	异步复位释放亚稳态
赋值方式	组合用`=`，时序用`<=`	仿真综合不一致
条件分支	`if/case`覆盖所有分支并写`default`	意外锁存器
跨时钟域	两级同步器或异步FIFO	亚稳态传播
位宽匹配	显式位宽转换，避免隐式截断	功能错误难定位
可综合子集	避免`initial`、`#delay`、动态数组等	综合失败或行为异常

常见误区：在always_comb中遗漏default导致锁存器；在时序逻辑中使用阻塞赋值造成竞争；在多个always块中驱动同一信号；跨时钟域直接打拍。这些问题在仿真中可能“看起来正常”，但综合后会出现面积、时序或功能偏差。

五、案例：从接口契约到可综合模块

以RISC-V取指单元与译码单元之间的握手为例，接口采用valid-ready协议。取指单元输出instr_valid与instr_pc，译码单元返回instr_ready。设计时需保证：当valid与ready同时为高时完成传输；valid一旦拉高，在ready到来前不得撤销；所有输出寄存器化以改善时序。

// 取指-译码握手接口
interface fetch_decode_if;
  logic        valid;
  logic        ready;
  logic [31:0] pc;
  logic [31:0] instr;
  modport src (output valid, pc, instr, input ready);
  modport dst (input  valid, pc, instr, output ready);
endinterface

使用SystemVerilog接口与modport可以显著减少端口连接错误，提升模块化复用效率。但需注意：接口不能替代时钟域规划，跨时钟域仍需同步策略。

复盘建议：每完成一个模块，先做lint检查，再做综合脚本试跑，最后用形式验证或定向仿真覆盖状态机所有转移。RTL阶段发现的问题，修复成本远低于后端阶段。

掌握模块化设计、组合/时序逻辑分离、FSM规范写法与可综合代码约束，是后续构建RISC-V流水线、总线互联、CSR与中断控制器的前提。把这些基础打牢，才能在从RTL到Linux启动的完整项目中保持设计可控、验证可收敛、时序可达成。