3. 处理器微架构设计入门
处理器微架构是 ISA 与 RTL 之间的桥梁。RISC-V 指令集定义了“做什么”，而微架构决定“怎么做、做多快、花多少面积”。在从 RTL 走向 Linux 启动的项目中，第一步必须把取指、译码、执行、访存、写回这条数据通路搭起来，并选择一种控制与冒险处理策略。本节围绕单周期、多周期、流水线三种经典架构展开，重点讲清数据通路、控制单元与冒险处理的基本方法。
一、核心原理：三种架构的本质差异
单周期架构把一条指令的所有步骤压缩在一个时钟周期内完成。它的优点是控制简单、CPI 恒为 1；缺点是时钟周期必须迁就最慢指令（通常是 load），导致频率上不去，且功能单元无法复用。
多周期架构把指令拆成若干阶段，每个阶段占一个时钟周期，用状态机驱动。硬件可以复用（如 ALU 与地址计算共用加法器），时钟周期按最慢阶段设定，频率更高，但 CPI 大于 1，且需要保存中间结果。
流水线架构则把阶段在时间上重叠：理想情况下每个周期都有一条指令完成，CPI 趋近 1，同时时钟周期仍按单阶段设定。代价是引入冒险（数据冒险、控制冒险、结构冒险），需要旁路、停顿、分支预测等机制。
二、数据通路：从单总线到多级寄存器
数据通路是微架构的骨架。单周期数据通路通常包含 PC、指令存储器、寄存器堆、ALU、数据存储器与多路选择器。控制单元根据指令的 opcode、funct3、funct7 产生 RegWrite、MemRead、MemWrite、ALUSrc、PCSrc 等控制信号。
多周期数据通路在阶段之间插入非架构寄存器（如 IR、MDR、A、B、ALUOut），把组合逻辑切成多段。流水线数据通则把这些中间寄存器正式化为流水寄存器：IF/ID、ID/EX、EX/MEM、MEM/WB。每一级只做一件事，级间寄存器保存上一级的结果与控制信号。
// 流水寄存器示例（ID/EX）
typedef struct packed {
logic [31:0] pc;
logic [31:0] rs1_val;
logic [31:0] rs2_val;
logic [31:0] imm;
logic [4:0] rs1_addr;
logic [4:0] rs2_addr;
logic [4:0] rd_addr;
logic reg_write;
logic mem_read;
logic mem_write;
logic alu_src;
logic [3:0] alu_op;
} id_ex_t;
三、控制单元与冒险处理基本方法
控制单元分为硬布线控制与微程序控制。RISC-V 指令规整，硬布线控制更常见：主译码器产生控制信号，ALU 译码器产生运算选择。流水线中，控制信号必须随指令一起流过流水寄存器，否则后续阶段无法正确执行。
冒险处理是流水线设计的核心。数据冒险可用前递（Forwarding）解决：把 EX/MEM 或 MEM/WB 的结果直接送到 ALU 输入端，避免等待写回。若前递仍不够（如 load-use），则插入一个气泡（stall）。控制冒险常用静态分支预测：预测不跳转，若实际跳转则冲刷错误取入的指令。
四、案例与场景：同一段 RISC-V 代码在三种架构下的表现
考虑以下指令序列：
lw x5, 0(x6)
add x7, x5, x8
sub x9, x7, x10
单周期中，三条指令各占一个长周期，总时间 = 3 × T_single。多周期中，lw 需要 5 个周期，add 需要 4 个，sub 需要 4 个，总周期数约 13，但每周期更短。五级流水线中，理想情况 3 条指令只需 7 个周期完成；但 lw 后紧跟 add 会产生 load-use 冒险，需要停顿 1 个周期，实际约 8 个周期。
| 架构 | CPI | 时钟周期 | 硬件复用 | 冒险处理 | 适用场景 |
|---|---|---|---|---|---|
| 单周期 | 1 | 最长指令决定，较大 | 差 | 无需 | 教学、极低面积 |
| 多周期 | >1 | 按阶段设定，较小 | 好 | 状态机自然隔离 | 低功耗嵌入式 |
| 流水线 | ≈1 | 按阶段设定，较小 | 好 | 旁路、停顿、预测 | 通用处理器、Linux 启动 |
五、误区与复盘
- 误区一：流水线级数越多越好。级数增加会带来流水寄存器开销、冒险增多、功耗上升，且分支预测失败代价更大。
- 误区二：控制信号不需要流水。若控制信号不随指令流动，后续阶段会用到错误指令的控制值，导致写错寄存器或访存。
- 误区三：旁路可以解决所有数据冒险。load-use 冒险无法仅靠旁路解决，必须停顿一个周期。
- 复盘要点：先用仿真波形确认每条指令在各级的行为，再检查冒险单元是否在正确时机拉高 stall 或 forward 信号。