3. HBM堆叠架构

HBM（High Bandwidth Memory）之所以能在有限封装面积内提供TB/s级带宽，核心并不只是“把DRAM做快”，而是通过3D堆叠把多颗DRAM die在垂直方向叠起来，并用TSV（Through-Silicon Via，硅通孔）和微凸点把它们与逻辑die连成一条超宽并行总线。理解HBM，必须同时看清三件事：堆叠的物理结构、每层die的角色分工、以及层数与容量/带宽之间的换算关系。

一、3D堆叠原理：从平面走线到垂直互连

传统DDR内存颗粒平铺在PCB上，数据线沿板级走线扇出，通道数受引脚和布线密度限制。HBM把DRAM die逐层减薄后堆叠，TSV贯穿硅片形成垂直电极，微凸点（micro-bump）完成层间键合，底部再通过中介层（interposer）与GPU/ASIC的逻辑die相连。这样做的直接收益是：同样面积下可容纳更多DRAM阵列，且位宽可以做到1024-bit甚至更宽，而无需把引脚全部引到封装外。

堆叠不是简单“叠高”。每层die需要减薄到几十微米，键合时还要控制翘曲、对准精度和热膨胀失配。TSV本身占据硅片面积，因此存在“堆得越高、单位容量成本越复杂”的工程权衡。

二、DRAM die分层：每层不是简单复制

一颗HBM stack内部通常包含多颗DRAM die和一颗逻辑die。DRAM die负责真正的存储阵列，每层包含若干bank、行/列译码、感放和局部I/O。逻辑die则承担与外部控制器对接的PHY、命令解析、数据重排、测试与修复逻辑。二者通过TSV阵列连接，形成“存储层 + 接口层”的分工。

分层设计的关键在于：DRAM die可以相对标准化，逻辑die则随协议代际变化。例如HBM2到HBM3，逻辑die的PHY速率、通道组织和刷新管理都会升级，而DRAM阵列层可以沿用较成熟的工艺。这种“存储与接口解耦”让HBM在代际演进时不必每次重做全部硅片。

三、逻辑die与TSV连接：数据如何垂直流动

逻辑die位于堆叠底部，朝下通过微凸点连接到中介层，朝上通过TSV连接到各DRAM层。一次读操作的大致路径是：外部控制器发命令 → 逻辑die解析并选中目标层与bank → 该层DRAM阵列读出数据 → 数据经TSV下行到逻辑die → 逻辑die做并串/重定时后送往GPU。写操作方向相反。

TSV不是一根线，而是一组按通道、数据位、电源和地分配的垂直电极阵列。典型HBM3每stack有1024-bit数据位宽，分成多个独立通道，每个通道有自己的TSV组。TSV的直径、间距和深宽比直接影响良率与寄生电容，因此TSV占用面积与堆叠层数之间存在强耦合。

堆叠层数        : 8 层 DRAM + 1 层 Logic
单层容量        : 2 GB
单stack容量     : 16 GB
数据位宽        : 1024-bit
通道数          : 16 通道 × 64-bit
TSV 数量级      : 数千根 / stack
微凸点间距      : 约 40–55 μm
封装总高度      : 约 0.7–0.9 mm

四、堆叠层数与容量关系：8-Hi、12-Hi、16-Hi怎么算

HBM容量由“单层容量 × DRAM层数”决定，但层数增加会带来高度、散热、TSV良率和键合复杂度上升。常见配置有4-Hi、8-Hi、12-Hi、16-Hi。以单层2GB为例：8-Hi为16GB，12-Hi为24GB，16-Hi为32GB。若单层升级到3GB，则同样层数容量再提升50%。

需要区分容量与带宽：层数增加主要提升容量，带宽主要由数据位宽和每引脚速率决定。但层数增加后，TSV负载和信号完整性变差，可能限制速率上限。因此高堆叠往往配合更精细的通道划分和训练机制。

五、案例与误区复盘

案例：某AI加速卡采用4颗HBM3 8-Hi stack，单stack 16GB，总容量64GB，总位宽4096-bit。若换成12-Hi，容量可到96GB，但封装高度增加，散热设计需重新评估。实际选型时，容量、带宽、功耗和成本必须一起看。