3. 异构集成基础
当单芯片工艺逼近物理与经济极限时，工程师不再执着于把所有功能塞进同一块硅片，而是把不同工艺、不同材料、不同功能的小芯片重新组合成一个系统。这种思路就是异构集成（Heterogeneous Integration，HI）。它要解决的核心问题是：如何让用不同节点、不同衬底甚至不同物理机制实现的器件，在封装层面像一颗芯片一样协同工作。
3.1 集成层次：从芯片到系统的五级视角
理解异构集成，先要建立“层次”概念。同一功能可以在不同层次实现集成，代价与收益差异巨大。通常可划分为五个层次：
- 器件层：晶体管、FinFET、GAA、光电器件等，决定单器件性能上限。
- 芯片层：同一工艺节点上的 SoC 或 Chiplet，内部用金属互连。
- 封装层：裸片通过凸点、RDL、TSV、微凸点等连接，是异构集成的主战场。
- 基板/中介层：硅中介层、有机基板、玻璃基板，承担高密度布线与供电。
- 系统层：PCB、机架、光互连，决定板级与系统级带宽和功耗。
层次越低，互连密度越高、延迟越小，但工艺难度和成本也越高。异构集成的工程决策，本质上是在“性能—成本—良率—上市时间”之间选择最合适的集成层次。
3.2 2D / 2.5D / 3D 集成分类
按物理堆叠方式，异构集成常分为 2D、2.5D、3D 三类。它们的区别不只是“几层”，而是互连路径、热管理难度和成本结构完全不同。
| 类型 | 典型结构 | 互连方式 | 优势 | 主要挑战 |
|---|---|---|---|---|
| 2D 集成 | 多颗裸片并排贴装在有机基板 | 基板布线、引线键合、倒装 | 成本低、工艺成熟、易返修 | 互连密度低、延迟大、占用面积大 |
| 2.5D 集成 | 裸片并排放在硅中介层上 | TSV + RDL + 微凸点 | 高带宽、低延迟、支持 HBM | 中介层成本高、良率与翘曲控制难 |
| 3D 集成 | 裸片垂直堆叠，面对面或背对面 | 混合键合、TSV、微凸点 | 最短互连、最高密度、最小面积 | 散热难、测试复杂、良率风险高 |
2.5D 是当前 AI 加速器与 HBM 的主流方案：GPU 与多颗 HBM 通过硅中介层上的高密度 RDL 互连，带宽可达数 TB/s。3D 则常见于存储堆叠（如 HBM 内部 DRAM die 堆叠）和部分逻辑—存储垂直集成场景。
3.3 关键使能技术
异构集成能否落地，取决于一组“使能技术”是否成熟。它们像工具箱，不同集成方案从中选取不同组合。
- TSV（硅通孔）：穿透硅片实现垂直互连，是 2.5D/3D 的基石。
- RDL（重布线层）：在晶圆或中介层上做高密度横向布线，决定互连密度。
- 微凸点与混合键合：微凸点用于常规倒装，混合键合实现铜—铜直接连接，间距可缩至几微米。
- 硅中介层与桥接：硅中介层提供全局高密度互连，桥接（如 EMIB）在局部实现高密度连接以降低成本。
- 先进基板：有机基板、玻璃基板改善翘曲与高频性能。
- 热管理与供电：均热板、微流道、背面供电等，决定 3D 堆叠的功耗上限。
- 测试与已知良好裸片（KGD）：堆叠前必须筛出好裸片，否则整堆报废。
3.4 与 Chiplet 的关系：互为表里
Chiplet 是异构集成最典型的实现形态。Chiplet 把大 SoC 拆成多个可复用的小芯片，再通过先进封装重新组合。异构集成提供“怎么连、连在哪一层”的工程方法，Chiplet 提供“拆什么、怎么复用”的架构策略。
3.5 案例与常见误区
以 AI 训练芯片为例：计算 die 用先进逻辑节点，HBM 用存储节点，I/O die 用成熟节点。三者通过 2.5D 硅中介层集成。若强行做成单芯片，存储与逻辑工艺不兼容，良率极低、成本极高。异构集成让每种功能用最合适的工艺实现，再在封装层拼合。
常见误区二：忽视 KGD 与测试策略。堆叠后再发现坏片，损失是整堆价值。
常见误区三：只关注带宽，忽略供电与热。高带宽互连往往伴随高功耗密度，热设计必须同步。
复盘来看，异构集成的工程决策应围绕四个问题展开：功能是否需要低延迟高带宽？工艺是否兼容？热与供电能否支撑？测试与良率是否可控？回答清楚这四个问题，2D、2.5D、3D 的选择自然清晰。