2. Chiplet技术概述
Chiplet（芯粒）是一种将传统单片SoC按功能拆分为多个可独立设计、制造和测试的小型裸片，再通过先进封装与高速互连技术重新集成为完整系统的技术路线。它的本质不是"把芯片做小"，而是把"设计—制造—封装"的边界重新划分：每个芯粒可以采用最适合的工艺节点、最经济的晶圆尺寸、最成熟的IP模块，最终在封装层面完成系统级集成。
2.1 Chiplet的定义与核心特征
从工程视角看，一个Chiplet系统通常由三类要素构成：功能芯粒（计算、存储、I/O、模拟等）、互连结构（Die-to-Die接口、中介层、桥接、基板布线）以及封装载体（有机基板、硅中介层、RDL层、硅桥等）。芯粒之间通过UCIe、BoW、AIB、OpenHBI等Die-to-Die协议通信，物理层则依赖微凸点、混合键合或硅通孔（TSV）实现高密度连接。
与单片集成相比，Chiplet的核心特征可归纳为四点：
- 异构工艺解耦：逻辑芯粒用3nm/5nm，I/O与模拟芯粒用12nm/28nm，SRAM芯粒用6nm，各取所需。
- 良率与成本优化：小裸片良率显著高于大裸片，缺陷密度相同的条件下，面积减半可使良率大幅提升。
- IP复用与快速迭代：成熟芯粒可跨产品线复用，新项目只需更换计算芯粒或I/O芯粒。
- 封装即系统：系统性能不再只由晶体管决定，封装互连的带宽、延迟、功耗成为关键指标。
2.2 发展历程：从多芯片模块到开放芯粒生态
Chiplet并非全新概念，其技术脉络可追溯到多芯片模块（MCM）与系统级封装（SiP）。早期MCM主要解决封装密度问题，芯粒之间通过基板布线通信，带宽低、延迟高，难以支撑高算力场景。2015年前后，AMD在Fiji GPU与Zen架构中率先大规模采用"计算芯粒+I/O芯粒"方案，证明Chiplet在商业上可行。2019年，Intel推出Foveros 3D堆叠与EMIB桥接技术，将Chiplet从2D推进到2.5D/3D。2022年，UCIe联盟成立，推动Die-to-Die接口标准化，Chiplet从"厂商私有方案"走向"开放生态"。
这一演进过程可概括为三个阶段：MCM阶段（封装内并排，基板互连）、2.5D/3D阶段（硅中介层、TSV、混合键合）、开放芯粒阶段（标准接口、芯粒市场、多供应商互操作）。
2.3 与SoC、单片集成的对比
理解Chiplet，必须把它放在与SoC、单片集成的对比框架中。单片集成将所有功能放在同一裸片上，设计自由度最高、互连延迟最低，但面临大裸片良率低、工艺节点绑定、IP复用困难等问题。传统SoC虽在架构上模块化，但物理上仍是单片，无法解决"不同模块需要不同工艺"的矛盾。Chiplet则把模块化从设计层延伸到物理层和封装层。
| 对比维度 | 单片集成 | 传统SoC | Chiplet |
|---|---|---|---|
| 工艺节点 | 全片统一 | 全片统一 | 各芯粒独立选择 |
| 裸片面积 | 大，受光罩限制 | 大，受光罩限制 | 小，可拆分 |
| 良率 | 低 | 低 | 高，小裸片良率高 |
| 互连延迟 | 最低 | 低 | 较高，取决于封装 |
| IP复用 | 困难 | 设计层复用 | 物理层复用 |
| 开发周期 | 长 | 较长 | 短，可并行迭代 |
| 成本结构 | NRE高，单位成本低 | NRE高 | NRE分散，封装成本高 |
2.4 优势与挑战
核心优势体现在三方面：其一，经济性——将大芯片拆小后，良率提升带来的成本下降往往超过封装新增成本；其二，灵活性——计算芯粒可随工艺迭代快速升级，I/O与模拟芯粒保持稳定；其三，可扩展性——通过增加芯粒数量即可扩展算力，类似"搭积木"。
主要挑战同样突出：Die-to-Die互连的带宽密度、能效与延迟仍需持续优化；多芯粒系统的热管理复杂，热点集中且散热路径变长；测试与良率保证（KGD，Known Good Die）难度大，任一芯粒失效可能导致整包报废；此外，标准接口虽在推进，但多供应商互操作、IP授权与安全隔离仍是工程落地难点。
2.5 典型应用场景
Chiplet已在多个领域落地。在高性能计算与AI加速器中，计算芯粒与HBM通过硅中介层集成，实现TB/s级带宽；在网络与交换芯片中，I/O芯粒与交换芯粒分离，便于不同端口配置；在移动与汽车领域，Chiplet用于将射频、电源管理与数字基带分离，提升良率与可靠性。此外，芯粒市场正在形成，第三方芯粒供应商可提供标准化IP，降低中小厂商进入先进封装的门槛。
综上，Chiplet是后摩尔时代应对性能、成本与良率三重压力的系统性方案。它把芯片设计从"单点突破"转向"系统协同"，要求工程师同时掌握数字设计、封装工艺、互连协议与热管理知识。理解其定义、演进、对比与边界，是后续深入学习异构集成与先进封装工程的基础。