2. SerDes系统架构与信号链
在以太网或高速互连系统中，SerDes并不是一个孤立的模拟模块，而是嵌入在完整协议栈中的物理层核心。要理解SerDes的行为，必须把它放回从MAC到PMD的整条数据通路中来看。本节以典型的100G/400G以太网端口为例，梳理发送方向与接收方向的信号链，明确TX与RX的功能划分，并说明均衡与时钟恢复在链路中的具体位置。
一、分层视角：从MAC到PMD的职责边界
按照IEEE 802.3的分层模型，一个端口的物理层可划分为RS（Reconciliation Sublayer）、PCS（Physical Coding Sublayer）、PMA（Physical Medium Attachment）、PMD（Physical Medium Dependent）以及可选的AN（Auto-Negotiation）和FEC子层。MAC层位于其上方，负责帧的组装与流量控制，它通过XGMII/XLGMII等接口把并行数据交给RS，再由RS映射到PCS。
PCS承担的是“编码与分发”职责：在100GBASE-R中，PCS把64位数据块进行64B/66B编码，加入同步头，再通过多通道分发（Multi-Lane Distribution）把数据轮询分配到20个PCS lane上。PMA则负责把这些逻辑通道映射到具体的SerDes物理通道，完成串行化/解串行化、时钟生成与恢复。PMD是最贴近介质的一层，决定电口还是光口、调制方式、驱动电平与接收灵敏度。理解这条边界，是判断“问题出在数字域还是模拟域”的前提。
二、发送端（TX）信号链
发送方向的数据流可以概括为：MAC帧 → RS → PCS编码与通道分发 → PMA串行化 → TX均衡 → PMD驱动 → 介质。其中真正属于SerDes TX核心的部分，从PMA的并行接口开始。
并行数据进入PMA后，首先经过FIFO完成跨时钟域缓冲，然后由串行器（Serializer）以高速时钟逐位输出。此时信号还是理想数字波形，但经过封装、过孔、连接器和PCB走线后，高频分量会被严重衰减。因此TX侧通常配置前馈均衡（FFE），用多抽头延迟线对输出波形做预加重：主抽头（main tap）决定幅度，前标（pre-cursor）和后标（post-cursor）抽头按符号间隔加权，提前补偿信道损耗。例如一个3抽头FFE，若主抽头为1.0、后标为-0.25，则输出在跳变沿后会产生一个反向的“去加重”台阶，使接收端眼图更张开。
FFE之后是驱动器（Driver），它把均衡后的信号放大到PMD所需的电平。对于光模块，驱动器输出调制电流驱动激光器或EML；对于电口，则通过CML或SST驱动输出差分对。TX侧还需要一个关键辅助电路——时钟生成，通常由PLL从参考时钟倍频出高速串行时钟，其抖动指标直接决定TX眼图的水平张开度。
三、接收端（RX）信号链
接收方向是发送的逆过程，但难度更高，因为信号到达时已经严重劣化。RX链路依次为：PMD接收 → RX前端（CTLE/VGA） → 采样判决 → CDR时钟恢复 → 解串器 → PMA对齐 → PCS解码与通道重排 → RS → MAC。
RX前端首先用连续时间线性均衡器（CTLE）对信道做高频提升，补偿低频到高频的斜率衰减。CTLE之后通常接可变增益放大器（VGA），把信号调整到ADC或判决器的最佳输入范围。在高速SerDes中，采样判决往往由ADC+DSP完成，此时还会引入判决反馈均衡（DFE）：DFE利用已判决的符号，通过反馈滤波器消除后标干扰，它不放大噪声，但存在错误传播风险。
时钟恢复（CDR）是RX的“心脏”。它从数据跳变中提取相位信息，调整本地采样时钟，使采样点始终落在眼图中央。CDR通常包含相位检测器、环路滤波器和压控振荡器（VCO）。环路带宽需要折中：带宽太窄，跟踪不了低频抖动；带宽太宽，又会把高频噪声引入时钟。在ADC-DSP架构中，CDR还可能由数字算法实现，通过相位插值器调整采样相位。
四、均衡与时钟恢复在链路中的位置
把TX和RX放在一起看，均衡是“分布式”的：TX FFE在发送端预补偿，RX CTLE在模拟前端做连续补偿，RX DFE在判决后做非线性补偿。三者串联，共同对抗信道损耗。时钟恢复则集中在RX侧，它依赖数据本身的跳变，因此均衡质量会直接影响CDR的相位检测精度——如果眼图闭合，CDR就可能失锁。
下图给出了一条完整的双向信号链，标出了TX与RX的功能划分，以及FFE、CTLE、DFE、CDR在链路中的相对位置。
五、TX与RX功能划分的工程含义
从工程实现角度看，TX和RX的划分决定了调试时的切入点。TX侧可调的主要是FFE抽头系数、驱动幅度和预加重，这些参数通常在链路训练（Link Training）阶段由对端反馈或本地算法迭代确定。RX侧可调的是CTLE增益/峰值频率、DFE抽头、CDR环路带宽和采样相位。一个常见的调试场景是：链路误码率偏高，若TX眼图本身闭合，问题在TX驱动或FFE；若TX眼图良好但RX判决错误，则应检查CTLE是否过均衡、DFE是否错误传播、CDR是否抖动过大。
此外，PCS层的通道分发与PMA层的通道映射必须一致。例如100GBASE-R的20个PCS lane需要按规则映射到4个或10个物理SerDes通道，如果映射关系配置错误，会出现“链路能建立但误码率极高”的现象。这类问题往往不在模拟均衡本身，而在数字层的lane对齐逻辑，因此理解整条信号链的分层边界，比单独调某一个均衡器更重要。
总结来看，从MAC到PMD的完整数据通路中，PCS负责编码与分发，PMA负责串并转换与通道映射，PMD负责介质适配。TX的核心是串行化、FFE和驱动，RX的核心是CTLE、DFE、CDR和解串。均衡分布在TX与RX两侧，时钟恢复集中在RX侧，二者共同决定接收眼图的质量和最终的误码率表现。