4. 走线拓扑与端接：点对点、菊花链、星形

走线拓扑和端接，说白了就是信号在PCB上怎么跑、怎么收。很多人觉得只要把线连通就行，结果板子一跑起来，信号反射、过冲、振铃全来了。我刚开始做高速设计时也踩过这个坑——明明仿真都过了，实际测试就是眼图张不开。

嗯，这里要注意：拓扑选错了，端接再完美也救不回来。反过来，端接没做好，再好的拓扑也是白搭。这两者必须一起考虑。

4.1 四种基本拓扑结构

先看拓扑。我习惯把常见拓扑分成四类：点对点、菊花链、星形，还有很少用的T形。实际项目中，前三种占了90%以上的场景。

拓扑类型	典型应用	信号质量	布线难度
点对点	DDR数据线、时钟线	最优	低
菊花链	DDR地址/控制线	较好	中
星形	时钟分配、复位信号	中等	高
T形	极少使用	差	高

4.2 点对点拓扑

点对点是最简单的拓扑——一个驱动端，一个接收端。信号从源端出发，沿一条走线直达负载。没有分支，没有多余负载。

为什么说它信号质量最优？因为阻抗连续性好。只要走线阻抗控制好，端接做对，反射几乎可以忽略。我在做DDR4数据线时，全部采用点对点拓扑，配合源端串联端接，眼图质量非常干净。

4.3 菊花链拓扑

菊花链就是一根线串起多个负载。信号从驱动端出发，依次经过每个负载的焊盘，最后到达末端。注意，每个负载的stub（分支）要尽可能短。

我曾经在一个DDR3项目中，地址线用了菊花链，但没控制好stub长度。结果第三个颗粒的信号质量明显比前两个差。后来把stub控制在200mil以内，问题才解决。

菊花链的关键规则：

• 负载间距尽量均匀
• 每个stub长度不超过信号上升沿对应长度的1/10
• 末端必须端接（通常用并联端接）
• 驱动端放在链的一端，不要放中间

4.4 星形拓扑

星形拓扑是驱动端在中心，每个负载单独拉一根走线。所有走线长度尽量相等。这种拓扑在时钟分配中很常见。

星形的优点是每个负载看到的走线环境一致，信号质量均衡。但缺点也很明显——布线资源消耗大，而且驱动端需要很强的驱动能力。

我记得有个项目，时钟芯片驱动8个负载，用了星形拓扑。结果因为驱动能力不够，时钟边沿变缓，导致时序裕量不足。后来加了时钟缓冲器才搞定。

4.5 端接技术

拓扑选好了，端接就是最后一道防线。端接的目的只有一个——消除反射。反射是怎么来的？信号走到阻抗不连续点，一部分能量弹回来。端接就是给这个能量一个去处。

我常用的端接方式有两种：

端接类型	接法	适用场景	功耗
源端串联	靠近驱动端串电阻	点对点、菊花链	低
末端并联	靠近接收端拉电阻到VCC/GND	菊花链、星形	高

4.6 源端串联端接

源端串联端接，就是在驱动端输出引脚附近串一个电阻。电阻值通常取走线特性阻抗减去驱动端输出阻抗。比如走线50Ω，驱动端输出阻抗20Ω，那串30Ω就行。

为什么串电阻能消除反射？因为电阻把驱动端的输出阻抗匹配到了走线阻抗。信号出发时被电阻分压，幅度减半，但到了末端反射回来时，又被电阻吸收掉。说白了，就是让反射信号有去无回。

4.7 末端并联端接

末端并联端接，是在接收端把信号拉到固定电平。常见的有上拉到VCC、下拉到GND，或者用戴维南端接（两个电阻分别拉到VCC和GND）。

戴维南端接的好处是匹配更精确，但功耗大。我一般只在DDR地址线这种对信号质量要求高的场合用。普通信号线，直接上拉或下拉就够了。

我曾经在一个项目中，末端并联端接的电阻放得太远，离接收焊盘超过500mil。结果端接效果大打折扣。后来我把电阻紧贴接收焊盘放，信号质量明显改善。

4.8 拓扑与端接的搭配选择

选拓扑和端接，不是拍脑袋决定的。我一般按这个流程走：

1. 先看负载数量。1个负载→点对点+源端串联。2~4个负载→菊花链+末端并联。4个以上→考虑星形或加缓冲器。
2. 再看信号类型。时钟、数据线优先点对点。地址、控制线可以用菊花链。
3. 最后仿真验证。不仿真就投板，那是赌运气。

4.9 知识体系总览

下面这张图把本章的核心逻辑串起来了。从拓扑选择到端接匹配，再到实际应用场景，一目了然。

这张图把拓扑、端接、应用场景串在了一起。你设计时对着这个框架走，基本不会出大问题。当然，最终还是要靠仿真来验证。我每次投板前，至少跑三轮仿真——前仿真选拓扑，中仿真调端接，后仿真看工艺角。

好了，拓扑和端接就讲到这里。记住一句话：拓扑决定信号质量的上限，端接决定你能不能达到这个上限。两者缺一不可。