1. 高速信号概述

各位工程师朋友，咱们开始这门课之前，先聊聊到底什么是高速信号。我见过不少刚入行的同事，一听到“高速”两个字就觉得是频率特别高的信号。其实这个理解有点片面。

1.1 什么是高速信号

高速信号，说白了就是信号的边沿变化足够快，快到我们在PCB上走线时，不能再把它当成一根理想的导线来处理。你想想看，一个1MHz的方波，如果它的上升沿只有1ns，那它本质上就是一个高速信号。

判断标准其实很简单：信号的上升时间（Tr）小于信号传播延迟（Td）的6倍时，我们就得按高速信号来处理。我习惯用一个经验公式：

如果 Tr < 2 × Td，必须按传输线处理
如果 Tr < 6 × Td，建议按传输线处理
如果 Tr > 6 × Td，可以按集总参数处理

举个例子，FR4板材上信号传播速度大约是6英寸/纳秒。如果你的信号上升沿是1ns，走线长度超过3英寸，那就得小心了。我在项目中遇到过一块板子，时钟频率才50MHz，但因为驱动器的上升沿只有0.5ns，走线长了点，结果信号反射得一塌糊涂。

1.2 信号完整性的基本概念

信号完整性（SI），说白了就是保证信号从发送端到接收端，波形没有严重失真。我刚开始做设计时，总觉得只要连通了就行。直到有一次调试，示波器上看到的波形跟仿真结果差了十万八千里……嗯，从那以后我再也不敢轻视SI了。

信号完整性主要关注这几个方面：

• 反射：阻抗不匹配导致信号反弹，产生过冲、下冲和振铃
• 串扰：相邻走线之间的电磁耦合，一条线上的信号干扰另一条
• 时序：信号到达时间偏差，导致建立时间或保持时间违例
• EMI：电磁干扰，信号辐射出去影响其他设备
• 损耗：高频分量在传输过程中衰减，导致眼图闭合

我个人的习惯是，在设计初期就把SI问题考虑进去。等到板子打样回来再改，那成本可就高了。有一次我帮同事排查一个DDR3的时序问题，折腾了两周才发现是走线等长没做好，差了几十mil。你说冤不冤？

1.3 高速信号与低速信号的区别

这两者的区别，我整理了一个表格，方便大家对比：

对比项	低速信号	高速信号
建模方式	集总参数模型	分布参数模型（传输线）
走线影响	可忽略	必须考虑阻抗、延迟
反射问题	基本不存在	阻抗不匹配导致严重反射
串扰影响	可忽略	必须控制间距和耦合
信号延迟	可忽略	必须考虑等长和时序
设计工具	原理图+简单Layout	需要SI仿真工具
典型信号	GPIO、I2C、UART	DDR、PCIe、SerDes、USB3.0

你想想看，低速信号就像在操场上散步，走哪条路都差不多。高速信号呢，就像在高速公路上飙车，路面稍微有点不平，车就失控了。这就是为什么高速设计要关注那么多细节。

1.4 高速设计面临的挑战

做高速设计，说白了就是跟物理规律较劲。我总结了几个最常见的挑战：

挑战一：阻抗控制

PCB走线必须保持特性阻抗一致，通常是50Ω单端或100Ω差分。但实际板材的介电常数、线宽、铜厚都有公差。我曾经遇到过一批板子，阻抗偏差到了±15%，结果高速信号眼图完全闭合。后来换了板材供应商，要求阻抗控制在±5%以内，问题才解决。

挑战二：串扰控制

相邻走线之间的串扰，跟间距、耦合长度、信号边沿速率都有关系。3W原则（间距是线宽的3倍）是个起点，但不够。我个人的经验是，对于高速信号，间距至少做到5W，而且要在关键信号之间加地线隔离。

挑战三：电源完整性

高速信号切换时，瞬间电流变化很大。如果电源分配网络（PDN）设计不好，就会产生电压跌落和噪声。你想想看，DDR3的VDDQ只有1.5V，纹波要求通常在±50mV以内。稍微有点噪声，系统就不稳定了。

挑战四：时序收敛

高速总线的时序窗口越来越小。DDR4的建立时间和保持时间窗口只有几百皮秒。走线等长、时钟偏斜、信号抖动，任何一个环节出问题，时序就收敛不了。我记得有一次调试一个DDR4项目，发现数据线等长差了50mil，结果系统在高温下频繁出错。

下面这张图，是我总结的高速信号设计知识体系，大家可以对照着看看自己哪些地方还需要加强：

这张图把高速信号设计的核心知识点串起来了。从信号完整性、电源完整性、电磁兼容到时序分析，每个分支下面都有具体的实现方法。我个人建议，刚开始学高速设计的朋友，先从反射控制和阻抗匹配入手，这两个是基础中的基础。

好了，这一章的内容就到这里。记住一句话：高速设计不是玄学，是物理。掌握了基本概念和原理，后面的路就好走了。