2. 传输线理论：传输线的基本模型、特性阻抗、反射与匹配、时域反射计(TDR)原理

传输线理论，说白了就是信号在走线上怎么跑、跑到终点会不会出问题的一套底层逻辑。很多工程师觉得数字电路嘛，0和1而已，能跑就行。但等你做到高速信号——比如DDR4跑到2400MT/s以上，或者SerDes跑到10Gbps——你就会发现，不走传输线视角去看问题，根本调不通。

我记得刚入行那会儿，画了一块板子，时钟线也就几厘米长，仿真说没问题。结果板子回来，眼图一塌糊涂。后来才发现，我根本没把那段走线当成传输线来对待。嗯，从那以后，我养成了一个习惯：只要信号上升时间小于2倍走线延迟，就必须用传输线模型来分析。

传输线不是一根理想的导线。它是有电阻、有电感、有电容、还有漏电导的。我们通常用分布参数模型来描述它，也就是把一小段走线拆成R、L、G、C四个基本元件。

传输线的四个基本分布参数：

你想想看，信号每往前跑一毫米，都会遇到这些分布参数。频率越高，L和C的影响就越明显。低频时R占主导，高频时L和C才是主角。

我习惯用下面这张图来理解传输线的等效电路模型。它把一小段Δz的走线画成了集中参数网络，然后无限级联下去，就构成了整条传输线。

我的经验：在PCB设计中，对于FR4板材、50Ω阻抗的微带线，典型分布参数大约是：L ≈ 350 nH/m，C ≈ 140 pF/m。记住这个数量级，估算延迟和阻抗时很有用。

特性阻抗Z₀是传输线最重要的参数。它不是用万用表量出来的直流电阻，而是信号在传输线上感受到的瞬时阻抗。对于无损传输线（R=0, G=0），公式简化为：

Z₀ = √(L/C)

这个公式太重要了。它告诉你，特性阻抗只取决于走线的几何结构和介质材料，跟线长没关系。你切一段1cm的线，和切一段1m的线，特性阻抗是一样的。

我见过不少工程师把特性阻抗和直流电阻搞混。有一次评审，有人说「这根线太细了，阻抗肯定大」。我问他你指的是直流电阻还是特性阻抗？他愣住了。其实，微带线的特性阻抗主要由线宽、介质厚度和介电常数决定。线宽越宽，Z₀越小；介质越厚，Z₀越大。

注意：PCB加工时，蚀刻会导致线宽偏差，叠层厚度也有公差。我建议设计时留出±10%的阻抗容差。曾经有个项目，板厂把内层介质厚度做薄了15%，结果50Ω的线变成了43Ω，整个DDR接口时序全乱了。

信号在传输线上跑，遇到阻抗不连续的地方，就会发生反射。反射系数Γ定义为反射电压与入射电压之比：

Γ = (Z_load - Z₀) / (Z_load + Z₀)

为什么会这样？你可以把信号想象成水波。水波在均匀的水面传播时很平稳，但突然遇到一个浅滩（阻抗变化），一部分波会反射回来，一部分继续往前。反射回来的波和原来的波叠加，就会产生过冲、振铃、台阶这些我们最头疼的问题。

我整理了几种常见的端接匹配方式，供你参考：

我个人最常用的是串联端接。在源端串一个22Ω或33Ω的电阻，加上驱动器的输出阻抗（通常十几Ω），凑成50Ω。这样做的好处是功耗低，而且不增加额外的直流负载。但要注意，串联端接只适用于点对点拓扑。如果是菊花链或多负载总线，就得用并联端接了。

避坑指南：我曾经在一个DDR3项目中，把串联端接电阻放在了靠近终端的位置。结果反射不但没消除，反而因为电阻位置不对，产生了二次反射。后来才意识到，串联端接必须紧贴源端放置，距离不能超过信号上升沿对应长度的1/10。

TDR是调试传输线问题的利器。它的原理很简单：往传输线里发射一个快速上升沿的阶跃信号，然后观察反射回来的波形。根据反射波的时间位置和幅度，就能判断出阻抗不连续点的位置和性质。

TDR的基本公式：

Z_load = Z₀ × (1 + Γ) / (1 - Γ)

其中Γ是反射系数，Z₀是已知的参考阻抗。TDR仪器测出反射电压，就能反推出负载阻抗。

我举个例子。假设你测一条50Ω的走线，TDR波形在5ns处出现了一个向上的台阶。这说明什么？反射系数为正，意味着负载阻抗大于50Ω。可能是过孔、焊盘或者线宽变细了。如果台阶向下，那就是阻抗偏低，比如线宽变粗或者有分支。

下面这张图展示了TDR的基本原理和典型波形：

实用技巧：用TDR调试时，我习惯先测一段已知良好的参考走线，建立基线。然后对比被测走线的波形。如果发现阻抗偏差超过±10%，就要仔细检查那个位置对应的PCB设计。另外，TDR的上升时间决定了分辨率——20ps的上升沿可以分辨约3mm的阻抗不连续点。

最后说一句，传输线理论不是纸上谈兵。你每画一根高速走线，每选一个端接电阻，每做一次阻抗仿真，背后都是这套理论在支撑。理解它，你就能从「画板子的」变成「设计信号完整性的工程师」。