3. PCB叠层设计：层叠结构、参考平面、介质材料选择、阻抗控制计算
叠层设计，说白了就是给信号找一条回家的路。我做了十几年PCB，见过太多因为叠层没想清楚，最后板子调得死去活来的案例。这一章，咱们把叠层的底裤扒干净。
3.1 层叠结构：从2层到16层，怎么选？
先问个问题：你的板子到底需要几层？
我个人习惯，先看信号密度和速率。低速数字电路、纯模拟电路，2层板够用。但一旦涉及高速信号——比如DDR、PCIe、SerDes——4层起步是底线。
核心原则：高速信号必须紧邻完整参考平面。没有参考平面，信号的回流路径就会乱窜，EMI和串扰直接爆炸。
我整理了一个层数选择的参考表，你设计时可以直接套用：
| 层数 | 典型应用 | 信号层数 | 参考平面 | 注意事项 |
|---|---|---|---|---|
| 2层 | 低速控制、电源模块 | 2 | 无专用平面 | 高速信号慎用，回流路径不可控 |
| 4层 | DDR3/4、千兆以太网 | 2 | GND + PWR | 信号层紧邻GND，PWR层做参考也可 |
| 6层 | DDR5、PCIe Gen3/4 | 3~4 | GND × 2 + PWR | 带状线结构，信号屏蔽好 |
| 8层 | FPGA+多路高速接口 | 4~5 | GND × 3 + PWR | 每两个信号层之间至少夹一个GND |
| 10~16层 | 高端服务器、AI加速卡 | 6~10 | GND × 4~6 + 多路PWR | 需要精细的阻抗和串扰控制 |
嗯，这里要注意：层数不是越多越好。层数多了，成本翻倍，加工周期拉长，而且过孔寄生效应也会更复杂。我见过有人用12层板做USB 2.0，纯粹是浪费钱。
3.2 参考平面：信号的回流老家
参考平面，就是信号电流流出去的回路。你想想看，信号从驱动端发出，经过走线，到达接收端，电流必须形成一个闭合环路。这个环路越小、越规整，信号质量越好。
我在项目中遇到过最典型的坑：有人把高速信号走在顶层，参考平面是底层的GND，中间隔了3层。结果信号的回流路径绕了一大圈，辐射噪声直接超标。后来改成紧邻GND层，问题立刻解决。
我的经验法则：
- 高速信号层和参考平面之间的介质厚度，控制在3~5mil以内
- 参考平面必须是完整的铜皮，不要有分割槽
- 如果必须跨分割，加缝合电容或换层
参考平面不一定是GND，电源层也可以。但电源层有噪声，而且阻抗不如GND稳定。我个人习惯：能用GND做参考，绝不用PWR。除非是DDR的VREF层，那是特例。
3.3 介质材料选择：FR4够用吗？
FR4是PCB的万金油，便宜、好加工、够用。但高速信号对介质有更高要求。
关键参数就两个：介电常数（Dk）和损耗因子（Df）。
- Dk：决定了信号的传播速度。FR4的Dk一般在4.2~4.8之间，频率越高，Dk会略微下降。
- Df：决定了信号在介质中的损耗。FR4的Df在0.02左右，10GHz以上信号衰减严重。
我整理了一个常用介质材料的对比表：
| 材料 | Dk（@1GHz） | Df（@1GHz） | 适用频率 | 成本 |
|---|---|---|---|---|
| 普通FR4 | 4.5 | 0.02 | < 3GHz | 低 |
| 高TG FR4 | 4.3 | 0.015 | < 5GHz | 中 |
| Rogers 4350B | 3.48 | 0.0037 | < 30GHz | 高 |
| Megtron 6 | 3.6 | 0.002 | < 40GHz | 很高 |
| PTFE（特氟龙） | 2.2 | 0.0002 | < 100GHz | 极高 |
我曾经做过一个25Gbps的SerDes项目，一开始用普通FR4，眼图根本睁不开。换成Rogers 4350B后，信号质量立竿见影。所以，频率上了10GHz，别心疼钱，换材料。
避坑指南：FR4的Dk会随频率变化，而且不同批次差异很大。做阻抗计算时，一定要向板厂要实际材料的Dk值，别信datasheet上的标称值。我曾经因为没确认，算出来的阻抗差了5Ω，整批板子报废。
3.4 阻抗控制计算：50Ω是怎么来的？
高速信号走线，必须控制特性阻抗。最常见的单端阻抗是50Ω，差分是100Ω。为什么是50？历史原因，早期射频标准定的，咱们照着做就行。
阻抗计算的核心公式（微带线）：
Z0 = 87 / sqrt(Dk + 1.41) * ln(5.98 * H / (0.8 * W + T))其中：
- Z0：特性阻抗（Ω）
- Dk：介电常数
- H：介质厚度（mil）
- W：走线宽度（mil）
- T：铜厚（mil）
实际设计中，没人手算这个。我都是用Polar SI9000或者板厂提供的阻抗计算工具。但你要理解参数之间的关系：
- 线宽越宽，阻抗越低
- 介质越厚，阻抗越高
- Dk越大，阻抗越低
举个例子，4层板，顶层走50Ω微带线，介质厚度H=4mil，铜厚T=1.4mil（1oz），Dk=4.5。算出来线宽大概在7~8mil左右。如果换成6mil介质，线宽要加到10mil以上才能维持50Ω。
我的习惯做法：
- 先确定目标阻抗（50Ω单端 / 100Ω差分）
- 和板厂确认叠层结构、介质厚度、Dk值
- 用工具算出线宽和间距
- 留10%的裕量，方便板厂微调
差分阻抗的计算更复杂一些，因为还要考虑耦合。差分对之间的间距越小，耦合越强，差分阻抗越低。一般差分对间距控制在2~3倍线宽，既能保证耦合，又不会串扰到其他信号。
下面这张图，是我总结的叠层设计核心逻辑，你看一眼就明白了：
最后说一句：叠层设计不是一次搞定的。你画完原理图，布完局，可能还要回头调整叠层。我一般会先和板厂沟通，拿到他们的标准叠层表，再根据实际走线密度微调。别自己闷头算，板厂的经验比你丰富得多。