2. 传输线理论入门：传输线模型、特性阻抗、反射与匹配、时域反射计(TDR)原理
各位同学，欢迎来到第二章。这一章是整个高速信号走线设计的理论基石。说白了，如果你不理解传输线，那你画的高速PCB就像在盲人摸象。我见过太多工程师，布局布线看着挺漂亮，一上示波器，信号惨不忍睹——问题就出在没把传输线当回事。
2.1 为什么低速电路不用管，高速电路却必须管？
先问个问题：一根导线，在1kHz和1GHz下，表现一样吗？
当然不一样。低频时，导线就是个理想的短路，电流从这头流到那头，没什么延迟。但频率一高，事情就变了。信号波长变短，短到和走线长度可比拟时，导线就不再是“导线”了——它变成了一个分布式的电磁结构。
判断标准：当走线长度超过信号上升沿有效长度的1/6时，就必须按传输线来处理。这个经验法则，我几乎在每个高速项目里都会用到。
举个例子。一个1GHz的时钟信号，上升沿大概100ps。100ps在FR4板材里能走多远？大约1.5cm。如果你的走线超过2.5mm，就得开始考虑传输线效应了。嗯，很多新手在这里栽跟头，觉得板子不大就没事，结果高频信号反射得一塌糊涂。
2.2 传输线模型：从集总参数到分布参数
传输线的核心模型，是分布参数模型。我们不再把导线看成单个电阻或电容，而是把它切成无数个微元段，每个微元段都有四个基本参数：
| 参数 | 符号 | 单位 | 物理含义 |
|---|---|---|---|
| 单位长度串联电阻 | R | Ω/m | 导体的欧姆损耗 |
| 单位长度串联电感 | L | H/m | 电流产生的磁场储能 |
| 单位长度并联电导 | G | S/m | 介质的漏电损耗 |
| 单位长度并联电容 | C | F/m | 电压产生的电场储能 |
这四样东西，构成了传输线的RLCG模型。你想想看，信号每往前走一小段，都要给这段的电容充电，同时电感又会阻碍电流突变。这就是为什么信号在传输线上不是瞬间到达的，而是以一定速度传播。
我的习惯：做仿真前，我会先用场求解器提取一段走线的RLCG参数，看看损耗和阻抗是否在预期范围内。这一步能省掉后面很多调试的麻烦。
2.3 特性阻抗：传输线的“身份证”
特性阻抗，符号Z₀，是传输线理论里最重要的概念。它定义为：在均匀传输线上，行波电压与行波电流的比值。
公式很简单：
Z₀ = √( (R + jωL) / (G + jωC) )在理想无损耗情况下（R=0, G=0），简化为：
Z₀ = √(L / C)看到没？特性阻抗只取决于传输线的几何结构和材料特性，跟线长没关系。你切一段1cm的50Ω微带线，和切一段1m的50Ω微带线，特性阻抗都是50Ω。
我在项目中遇到过一件事：有个同事设计的DDR4走线，阻抗控制要求40Ω±10%。结果板厂反馈说，实际阻抗只有35Ω。查了半天，发现是参考层被分割了，导致返回路径变长，电感增大，阻抗就偏了。所以，控制阻抗不只是控制线宽线距，参考层的完整性同样关键。
注意：特性阻抗不是直流电阻。50Ω的微带线，你用万用表量两端，读数是0Ω（短路）。千万别搞混了！
2.4 常见传输线结构对比
PCB上最常见的传输线结构有三种：微带线、带状线和共面波导。我整理了一个对比表：
| 结构 | 截面示意 | 特点 | 典型应用 |
|---|---|---|---|
| 微带线 | 走线在表层，下方是参考层 | 容易加工，阻抗受阻焊层影响 | 表层走线，如DDR地址线 |
| 带状线 | 走线在内层，上下都有参考层 | 屏蔽好，串扰小，但加工成本高 | 内层高速信号，如PCIe |
| 共面波导 | 走线两侧有地铜，下方可有或无参考层 | 隔离度好，适合高频射频 | RF前端、天线馈线 |
我个人习惯，在多层板设计中，把关键的高速时钟和差分对走在带状线层，利用上下参考层形成完整的屏蔽腔。这样EMI问题会少很多。
2.5 反射：信号完整性的头号杀手
反射是怎么产生的？很简单：阻抗不连续。
想象一下，信号在传输线上跑，突然遇到一个阻抗突变点——比如从50Ω变成75Ω。一部分能量继续往前走，另一部分能量被反射回来。反射回去的信号会和原信号叠加，造成过冲、下冲、振铃。
反射系数Γ定义为：
Γ = (Z_load - Z₀) / (Z_load + Z₀)三种极端情况：
- 开路：Z_load = ∞，Γ = 1，全反射，电压加倍
- 短路：Z_load = 0，Γ = -1，全反射，电压反相
- 匹配：Z_load = Z₀，Γ = 0，无反射
我曾经调试过一个SATA接口的板子，眼图总是闭合。用TDR一测，发现连接器处的阻抗从50Ω跳到了65Ω。反射回来的能量刚好落在眼图中间，把眼睛给“闭上”了。后来在连接器下方挖空参考层，调整了焊盘尺寸，把阻抗降回52Ω，眼图就打开了。
核心原则：高速设计中，我们要让整个信号路径上的阻抗尽可能一致。从驱动端到接收端，每一段的Z₀都要匹配。这就是阻抗控制的意义。
2.6 端接匹配：给反射“关门”
既然反射是因为阻抗不匹配，那解决方案就是在不匹配的地方做匹配。常用的端接方式有几种：
| 端接方式 | 接法 | 优点 | 缺点 |
|---|---|---|---|
| 串联端接 | 在源端串一个电阻，R = Z₀ - R_source | 功耗低，简单 | 只能吸收一次反射 |
| 并联端接 | 在接收端对地接一个电阻，R = Z₀ | 吸收效果好 | 直流功耗大 |
| AC端接 | 并联端接串一个电容 | 无直流功耗 | 占用面积大 |
| 戴维南端接 | 两个电阻分压，等效阻抗=Z₀ | 适合多负载 | 功耗大 |
选哪种？看场景。DDR走线常用串联端接，因为功耗敏感；高速串行总线如PCIe、USB，内部已经集成了端接，我们只需要保证PCB阻抗匹配就行。
避坑指南：我曾经在一个项目里，为了省事，把所有高速信号的端接电阻都用了0402封装。结果焊接后阻抗偏差很大，因为0402电阻的寄生电容在高频下已经不可忽略了。后来换成0603，问题解决。端接电阻的封装选择，也要考虑频率。
2.7 时域反射计(TDR)原理：用反射“看”阻抗
TDR，全称Time Domain Reflectometry，是测量传输线阻抗最直观的工具。它的原理其实很简单：
- 向被测走线发射一个快速上升沿的阶跃信号
- 观察反射回来的信号波形
- 根据反射波的幅度和时间，反推出沿线的阻抗分布
TDR的测量公式：
Z(x) = Z₀ × (1 + ρ(x)) / (1 - ρ(x))其中ρ(x)是位置x处的反射系数，Z₀是TDR仪器的参考阻抗（通常50Ω）。
我举个例子。你用TDR测一根标称50Ω的微带线，TDR波形显示：
- 前段平坦在50Ω——正常
- 中间有个凸起到58Ω——可能是走线变窄了，或者参考层有挖空
- 末端急剧上升——开路（接收端没接负载）
你看，TDR就像给传输线做“CT扫描”，哪里阻抗不对，一目了然。
注意：TDR的上升沿时间决定了它的空间分辨率。上升沿越快，能分辨的阻抗不连续点越短。比如50ps的上升沿，理论上能分辨约7.5mm（FR4中）的阻抗变化。如果走线缺陷小于这个长度，TDR可能“看”不到。
2.8 本章知识体系
下面这张图，把本章的核心逻辑串起来了：
这张图把我们从分布参数模型出发，一路走到特性阻抗、反射匹配，再到TDR测量和工程应用。你仔细看看，每个环节都是环环相扣的。不理解模型，就搞不懂Z₀怎么来的；不懂Z₀，就控制不了反射；不会测TDR，就不知道实际板子到底做得怎么样。