4、直流压降分析（DC Drop）：静态电流下的压降计算、电源分配网络（PDN）的直流电阻、IR Drop的工程容限
直流压降分析，圈里人常叫它 DC Drop 或者 IR Drop。说白了，就是看电流流过电源分配网络时，会在电阻上产生多少电压损失。
你想想看，芯片核心电压才 0.8V、1.0V，如果 PCB 走线、过孔、连接器上损失了 50mV，那芯片实际得到的电压就只剩 0.75V 了。这可不是小事。
我刚开始做电源完整性时，就吃过这个亏。一块高速板，仿真时时序都 OK，结果样机一跑，DDR 频繁报错。查了三天，最后发现是电源远端感知走线没接对，IR Drop 直接吃掉 80mV。从那以后，我再也不敢小看 DC Drop 了。
4.1 静态电流下的压降计算
DC Drop 的计算基础，其实就是欧姆定律：
V_drop = I × R这里的 I 是静态电流（或者说平均电流），R 是从电源模块到负载芯片之间整个路径的直流电阻。
但实际项目中，电流不是均匀分布的。我习惯把负载拆成多个电流源，每个电流源对应芯片的一个供电引脚或一个电源域。比如一颗 FPGA，核心电流 10A，我会分成 4 个 2.5A 的电流源，分别加载在芯片的四个角落。
计算步骤大致如下：
- 提取 PDN 的直流电阻网络（后面会细说）
- 在负载端施加静态电流
- 用节点电压法或仿真工具算出每个节点的电压
- 找出最低电压点，那就是最差情况下的 IR Drop
我的经验： 如果只是快速估算，可以用最远路径的电阻乘以总电流。但这样会偏悲观。精确分析一定要用分布式的电流模型，尤其是大电流低电压的场景。
4.2 电源分配网络（PDN）的直流电阻
PDN 的直流电阻，不是单指某一段走线的电阻。它是从 VRM 输出端到芯片焊盘之间，所有串联路径的电阻之和。
我一般把 PDN 拆成这几段来算：
| 路径段 | 典型电阻贡献 | 注意事项 |
|---|---|---|
| VRM 输出电容到 PCB 连接器 | 0.1 ~ 0.5 mΩ | 连接器接触电阻容易忽略 |
| PCB 平面铜箔 | 0.5 ~ 2 mΩ | 与铜厚、宽度、长度直接相关 |
| 过孔 | 0.1 ~ 0.3 mΩ/个 | 多个过孔并联可显著降低 |
| BGA 焊球 | 0.05 ~ 0.1 mΩ/个 | 数量多，但单个电阻小 |
| 封装内走线 | 0.2 ~ 1 mΩ | 封装数据手册通常会给 |
铜箔的直流电阻可以用这个公式估算：
R = ρ × L / (W × t)
其中：
ρ = 1.72×10⁻⁸ Ω·m（铜的电阻率）
L = 走线长度（m）
W = 走线宽度（m）
t = 铜箔厚度（m）
举个例子，1oz 铜（35μm 厚），10mm 宽，100mm 长的走线：
R = 1.72e-8 × 0.1 / (0.01 × 35e-6)
≈ 4.9 mΩ嗯，这里要注意。4.9 mΩ 看起来不大，但如果电流是 10A，压降就是 49mV。对于 1.0V 的核电压，这已经接近 5% 的损失了。
避坑指南： 我曾经遇到过一个案例，PCB 厂家把内层铜厚从 1oz 换成了 0.5oz，没通知我们。结果板子回来，IR Drop 直接翻倍。所以，一定要在加工说明里明确铜厚要求，并且做来料抽检。
4.3 IR Drop 的工程容限
IR Drop 允许多大？这没有统一答案。不同芯片、不同应用场景，容限差别很大。
我一般参考这几个原则：
- 核心电压： 通常要求 IR Drop 不超过标称电压的 3%~5%。比如 1.0V 的核电压，压降要控制在 30~50mV 以内。
- IO 电压： 容限可以放宽到 5%~8%。3.3V 的 IO，压降 200mV 以内通常可以接受。
- DDR 电源： 比较严格，一般要求 2%~3%。DDR4 的 VDDQ 是 1.2V，压降最好控制在 30mV 以内。
- 模拟电源： 最苛刻，有时要求 1% 以内。PLL、ADC 的供电尤其敏感。
但容限不是死的。芯片厂商会在数据手册里给出推荐的工作电压范围。比如某颗 FPGA，标称 0.85V，范围是 0.77V ~ 0.89V。那 IR Drop 的容限就是 0.85V - 0.77V = 80mV。
关键点： IR Drop 的容限，是芯片实际焊盘处的电压与标称电压的差值。不是 VRM 输出端的电压波动。很多工程师搞混了这一点，以为 VRM 输出稳了就万事大吉，结果芯片端电压早就掉到下限以下了。
我习惯在设计阶段留出 20% 的余量。比如芯片要求 50mV 以内，我会按 40mV 去设计。为什么？因为仿真模型有误差，PCB 加工有公差，温度变化也会影响电阻值。留点余量，心里踏实。
4.4 本章知识体系
下面这张图，把 DC Drop 分析的核心逻辑串起来了：
DC Drop 分析，说白了就是算清楚「电流 × 电阻」这笔账。算清楚了，你就能知道芯片到底吃到了多少电压，够不够它正常工作。
我个人的习惯是，每次画完 PCB 布局，先跑一遍 DC Drop 仿真。发现问题，趁早改。等板子打样回来再改，成本就高了。