2、传输线理论：特性阻抗、反射与振铃、时域反射计(TDR)原理
各位好，欢迎来到第二章。这一章咱们聊聊传输线理论。说实话，很多工程师干了三五年，画出来的高速板子还是靠“试”，出了问题就换电阻、调走线，根本不知道根因在哪。
我个人习惯是，先把传输线理论吃透。你想想看，信号在PCB上跑，本质上就是电磁波在介质里传播。不懂这个，排查高速信号问题就像蒙着眼睛走路。
2.1 特性阻抗——传输线的“身份证”
特性阻抗，符号是Z₀，单位Ω。它不是用万用表能量出来的直流电阻，而是传输线上行波电压与电流的比值。说白了，它描述了传输线对高频信号的“阻碍”能力。
核心公式：
Z₀ = √(L/C)其中L是单位长度电感，C是单位长度电容。频率越高，这个公式越准。
我在项目中遇到过一件事：一块8层板的DDR3走线，阻抗设计目标是50Ω，结果板厂反馈实测只有42Ω。查了半天，发现是参考层被分割了，导致回流路径变长，等效电感增大。嗯，这里要注意——参考平面不连续，阻抗一定出问题。
影响特性阻抗的主要因素有四个：
- 线宽（W）：线越宽，阻抗越低。因为电容变大了。
- 介质厚度（H）：走线到参考层的距离越大，阻抗越高。电感占主导。
- 介电常数（εr）：材料介电常数越高，信号传播越慢，阻抗越低。
- 铜厚（T）：影响不大，但高频时趋肤效应会让它有点作用。
| 参数 | 增大趋势 | 对Z₀的影响 | 典型范围 |
|---|---|---|---|
| 线宽 W | ↑ | ↓ 降低 | 4~12 mil |
| 介质厚度 H | ↑ | ↑ 升高 | 3~8 mil |
| 介电常数 εr | ↑ | ↓ 降低 | 3.5~4.5 (FR4) |
| 铜厚 T | ↑ | ↓ 略微降低 | 0.5~2 oz |
实战技巧：用SI9000或Polar工具计算阻抗时，记得把阻焊层也考虑进去。我见过有人算出来50Ω，板厂实测只有47Ω，就是因为没算阻焊层的介电常数影响。差这3Ω，在3GHz以上可能就出问题了。
2.2 反射与振铃——信号质量的“杀手”
反射是怎么来的？很简单——阻抗不连续。信号在传输线上跑，遇到阻抗变化点，一部分能量继续往前，另一部分被弹回来。反射系数Γ就是描述这个比例的：
Γ = (Z_load - Z₀) / (Z_load + Z₀)如果负载阻抗Z_load等于Z₀，Γ=0，没有反射。如果Z_load开路（无穷大），Γ=1，全反射。如果短路（0Ω），Γ=-1，反相反射。
振铃呢？说白了就是反射来回弹。信号从驱动端发出，到接收端遇到阻抗不匹配，反射回来，到源端又反射回去……来回几次，波形上就出现了过冲、下冲、振荡。我调试一块千兆以太网板子时，就遇到过振铃导致误码率飙升的问题。后来在接收端串了个22Ω电阻，把振铃压下去了。
避坑指南：我曾经在一条DDR数据线上看到过冲超过1V，以为是驱动能力太强，结果查出来是走线跨了分割槽，阻抗突变导致反射叠加。换层或加地过孔都没用，最后重新调整了走线路径才解决。记住——反射不是靠调驱动强度能解决的，必须从阻抗连续性入手。
反射的典型场景：
- 走线换层：参考层变了，阻抗跟着变。加地过孔可以缓解。
- 过孔：过孔本身有寄生电容和电感，等效阻抗偏低。高速信号尽量少用过孔。
- 分支/桩线：T型分支或过长的桩线，都是反射源。DDR3的Fly-by拓扑就是为了避免这个。
- 连接器：连接器的阻抗通常和PCB不匹配，需要选型时注意。
2.3 时域反射计(TDR)原理——信号反射的“X光机”
TDR，全称Time Domain Reflectometry。它的原理其实不复杂：向传输线发射一个快速上升沿的阶跃信号（上升时间通常几十皮秒），然后观察反射回来的波形。根据反射波的时间延迟和幅度，就能算出阻抗不连续点的位置和大小。
我刚开始用TDR时，总觉得它很神秘。后来自己搭了个简易实验才明白——说白了就是“扔个石头到河里，看水波反弹回来的时间和大小”。
TDR的基本公式：
距离 d = (v × Δt) / 2其中v是信号在介质中的传播速度，Δt是发射到接收反射波的时间差。除以2是因为信号走了个来回。
信号在PCB中的传播速度：
v = c / √εrc是光速（3×10⁸ m/s），εr是介电常数。FR4的εr大约4.2，算下来信号速度大约是光速的一半，约15 cm/ns。
TDR能告诉我们什么？
- 整条走线的阻抗分布（哪里高哪里低）
- 阻抗不连续点的精确位置（精度可达毫米级）
- 过孔、连接器、焊盘的寄生效应
- 线长和传播延迟
下面这张图是我自己总结的TDR排查逻辑，帮你快速定位问题：
TDR波形怎么看？我总结几个典型特征：
- 阻抗偏高（开路倾向）：反射波与入射波同极性，波形向上跳变。常见于走线变细、参考层挖空。
- 阻抗偏低（短路倾向）：反射波与入射波反极性，波形向下跳变。常见于走线过宽、过孔焊盘过大。
- 容性负载：波形先向下凹再恢复，像个小坑。过孔、焊盘、IC引脚都有寄生电容。
- 感性负载：波形先向上凸再恢复，像个小包。连接器引脚、细颈走线常见。
实战技巧：用TDR排查时，别忘了设置合适的上升时间。上升时间越短，分辨率越高，但噪声也越大。我一般先用35ps上升时间做粗扫，再用20ps做精确定位。另外，TDR探头的地线要尽量短，否则探头本身的电感会干扰测量结果。
2.4 阻抗匹配——反射的“终结者”
知道了反射的原理，匹配就好理解了。匹配的目的就是让源端、传输线、负载三者的阻抗一致，让Γ趋近于0。
常见的匹配方式：
| 匹配方式 | 适用场景 | 优点 | 缺点 |
|---|---|---|---|
| 源端串联匹配 | 点对点，单向信号 | 简单，不增加功耗 | 信号幅度减半 |
| 末端并联匹配 | 多点负载，双向信号 | 信号幅度完整 | 增加静态功耗 |
| AC匹配 | 高频时钟，差分信号 | 功耗低，带宽高 | 需要电容，占面积 |
| 差分匹配 | LVDS、USB、HDMI | 抗干扰强 | 需要精确差分阻抗 |
我个人习惯是，对于时钟信号和单端高速信号，优先用源端串联匹配。电阻值怎么选？用驱动端输出阻抗加上串联电阻，等于传输线特性阻抗。比如驱动端输出阻抗是20Ω，走线50Ω，那就串个33Ω（留点余量）。
避坑指南：我曾经在一个项目里用了末端并联匹配，结果信号质量是好了，但芯片烫得能煎鸡蛋。一算，静态电流多了几十毫安。从那以后，我对并联匹配就特别谨慎——尤其是电池供电的产品，功耗是第一位的。
好了，这一章的内容就这些。传输线理论是高速设计的基石，特性阻抗、反射、TDR这三块，你吃透了，排查信号问题就有了方向。下次遇到波形振铃，别急着换电阻，先想想——阻抗连续吗？反射点在哪？用TDR扫一下，答案就出来了。