3、PDN阻抗设计：目标阻抗计算方法、频域阻抗曲线分析、多电容并联策略

PDN阻抗设计，说白了就是给芯片的供电网络定个规矩——你这条路上，电流随便抽，但电压波动不能超过我划的线。我刚开始做高速板时，总觉得电容越多越安全，结果板子布完，仿真一看，谐振峰比山还高。嗯，从那以后，我才真正开始认真对待目标阻抗这件事。

目标阻抗不是拍脑袋定的，它有个很直接的计算公式：

Z_target = (VDD × Ripple%) / I_transient

其中：

举个例子，一个DDR4芯片，VDD=1.2V，纹波要求3%，瞬态电流变化2A：

Z_target = (1.2 × 0.03) / 2 = 0.018Ω = 18mΩ

也就是说，从芯片焊盘看进去的PDN阻抗，在关心的频率范围内，必须低于18mΩ。

关键点：目标阻抗是一个频域概念，不是直流电阻。低频段靠VRM和 bulk电容，高频段靠小电容和封装寄生参数。我在一个FPGA项目里吃过亏——只算了直流压降，没管高频阻抗，结果芯片在1GHz附近疯狂抖动，最后加了4颗0201的100pF才压住。

实际工程中，我建议把目标阻抗再留20%~30%的余量。为什么？因为PCB加工有公差，电容ESR有批次差异，温度变化也会影响。你想想看，要是仿真刚好卡在18mΩ，量产时稍微偏一点就翻车了。

PDN阻抗曲线，说白了就是一张「频率-阻抗」图。横轴从DC到GHz，纵轴是阻抗值。理想情况下，整条曲线都在目标阻抗线以下。

但现实很骨感。典型的PDN阻抗曲线长这样：

这张图里，我标了两个谐振峰。为什么会这样？因为每个电容都有自谐振频率（SRF），低于SRF呈容性，高于SRF呈感性。多个电容并联时，它们的ESL和PCB走线电感会形成LC谐振腔，阻抗就往上窜。

避坑指南：我曾经在一个服务器主板上，看到PDN仿真曲线在50MHz处有个大尖峰，怎么都压不下去。查了两天，发现是两组不同容值的MLCC布局太近，形成了强耦合谐振。后来把电容拉开距离，加了一颗0.47Ω的串联电阻做阻尼，尖峰才消掉。记住：谐振峰是PDN设计的头号敌人。

分析阻抗曲线时，我一般看三个频段：

单颗电容的阻抗曲线是V字型，但多颗并联后，阻抗曲线会变成「W」型甚至更复杂。并联的核心思路就一句话：用不同容值的电容，把各自的低阻抗区拼接起来，覆盖整个频段。

我常用的电容选型表：

电容容值	封装	自谐振频率（典型）	适用频段	典型数量
470μF ~ 1000μF	钽电容 / 铝电解	10kHz ~ 100kHz	低频（VRM补充）	2~4颗
10μF ~ 100μF	1210 / 1206	1MHz ~ 5MHz	中低频	4~8颗
0.1μF ~ 1μF	0603 / 0402	10MHz ~ 50MHz	中高频	8~16颗
100pF ~ 1000pF	0201 / 01005	100MHz ~ 500MHz	高频	4~8颗

并联策略有几个实操要点：

个人经验：我习惯在芯片每个电源引脚附近放一颗0.1μF和一颗0.01μF，间距不超过50mil。如果空间允许，再加一颗1μF。这个组合能覆盖10MHz~200MHz，是性价比最高的方案。当然，具体还要看芯片的瞬态电流频谱——有些芯片在300MHz有强谐波，那就得加100pF了。

最后说一个容易忽略的点：电容的安装电感。同样一颗0402的0.1μF电容，用15mil宽的走线连接和用8mil宽的走线连接，SRF能差出20%。我建议小电容用宽走线、多过孔，把回路电感压到0.5nH以下。

嗯，PDN阻抗设计就是这样——算好目标阻抗，看懂频域曲线，再用多电容并联把阻抗压下去。每一步都不难，但每一步都有坑。下次你画板子时，不妨先花半小时算算目标阻抗，再决定电容怎么摆。相信我，这半小时能省你后面三天的调试时间。