去耦电容原理：电容的ESR/ESL模型、自谐振频率、去耦半径与安装电感

去耦电容这东西，看着不起眼，但电源网络能不能稳住，很大程度上就靠它。我见过不少工程师，原理图里密密麻麻摆了一堆电容，结果板子调出来纹波还是压不下去。问题出在哪？说白了，就是没搞懂电容在高频下到底是个什么玩意儿。

1. 电容的真实模型：不只是C

学校里教我们电容就是C，两端电压不能突变，储能用的。但到了高频领域，这个模型就不够用了。你想想看，电容的引脚、内部的电极、还有介质，都会引入寄生参数。

一个真实的电容，等效电路是这样的：

• ESR（等效串联电阻）：来自引脚电阻、电极接触电阻和介质损耗。ESR会消耗能量，也会发热。
• ESL（等效串联电感）：来自引脚和内部电极的寄生电感。这个家伙是高频去耦的“头号杀手”。
• C（理想电容）：我们想要的那个储能元件。
• Rp（并联绝缘电阻）：通常很大，低频时可以忽略。

所以，一个电容的阻抗公式不是 Z = 1/(jωC)，而是：

Z = ESR + jω·ESL + 1/(jω·C)

嗯，这里要注意，当频率升高时，感抗 (ω·ESL) 会越来越大，容抗 (1/(ω·C)) 会越来越小。到了一定频率，两者相等，电容就变成了一个纯电阻——这就是自谐振频率。

2. 自谐振频率：电容的“黄金工作点”

自谐振频率（SRF，Self-Resonant Frequency）是电容从容性转为感性的分界点。计算公式很简单：

SRF = 1 / (2π · √(L · C))

其中 L 就是 ESL。我个人的习惯是，选电容时先看 SRF，确保目标噪声频率落在 SRF 以下。举个例子：

电容值	封装	典型ESL	SRF（约）	适用频段
10 μF	0805	1.5 nH	~1.3 MHz	低频去耦
100 nF	0603	0.8 nH	~17.8 MHz	中频去耦
1 nF	0402	0.4 nH	~250 MHz	高频去耦

你看，电容值越小，SRF 越高。所以为什么高频去耦要用小电容？不是因为小电容能滤高频，而是因为它的 SRF 高，在目标频段内还能保持容性。

3. 去耦半径：电容能管多远？

电容不是万能的，它只能在一定范围内起作用。这个范围就是去耦半径。为什么会有半径？因为PCB上的走线和过孔都有寄生电感，电容离负载越远，路径电感越大，高频阻抗就越高。

去耦半径的估算公式：

r_max = λ / 20

其中 λ 是目标噪声频率在PCB介质中的波长。举个例子，对于1 GHz的噪声，在FR4介质中（εr≈4.2），波长约为15 cm，那么去耦半径就是 15/20 = 0.75 cm。也就是说，电容必须放在离负载7.5 mm以内，否则就没用了。

4. 安装电感：被忽略的“隐形杀手”

安装电感是指电容焊接到PCB上之后，由焊盘、过孔和走线引入的额外电感。这部分电感会与电容本身的ESL串联，进一步降低SRF。

安装电感的典型来源：

• 过孔：一个0.2 mm的过孔，大约贡献0.5~1 nH的电感。
• 焊盘到过孔的走线：每1 mm走线约贡献0.5~1 nH。
• 电容的封装：0402比0603的ESL小，但安装电感还得看布局。

我见过一个案例，工程师在原理图上用了0.1 μF的电容，SRF标称30 MHz，结果实测只有8 MHz。一查，电容离负载有10 mm，中间还打了两个过孔，额外增加了2 nH的电感。SRF直接降到了原来的四分之一。

5. 知识体系总览

下面这张图把本章的核心逻辑串起来了。从电容的非理想模型出发，引出ESR和ESL，然后到自谐振频率，再到去耦半径和安装电感。每一步都环环相扣。

6. 实战建议：如何选型和布局

讲了这么多理论，最后给几条我自己的实战建议：

1. 先定频段，再选电容：根据芯片的开关频率和上升沿时间，估算需要去耦的频段。然后选SRF高于目标频段最高频率的电容。
2. 多电容并联，拉开数量级：比如10 μF + 100 nF + 1 nF，每个电容负责一个频段。但要注意，并联后可能会引入反谐振峰，需要仿真验证。
3. 电容尽量靠近负载：高频电容（<1 nF）离负载引脚不超过3 mm，中频电容（10~100 nF）不超过10 mm。大电容（>1 μF）可以稍远，但也要在20 mm以内。
4. 减少安装电感：用短而粗的走线连接电容和过孔，过孔尽量靠近焊盘。我习惯把过孔打在电容焊盘的侧面，而不是拉一根长线出去。
5. 用仿真验证：不要只靠经验。用SPICE或PI仿真工具，把ESR、ESL和安装电感都加进去，看阻抗曲线是否满足目标。