1. 电源完整性基础：PDN、目标阻抗与噪声

大家好，我是老周。做信号完整性这些年，我见过太多工程师把精力全扑在高速信号上，结果板子调不通，最后发现是电源惹的祸。电源完整性，说白了就是给芯片提供稳定、干净的“食物”。今天咱们就从最基础的概念聊起。

1.1 什么是PDN？

PDN，全称Power Distribution Network，电源分配网络。它不是某个单一器件，而是从电源模块到芯片焊盘之间，所有传输和分配电能的路径总和。

你想想看，一个芯片要工作，电流从VRM出来，经过PCB走线、过孔、平面层、去耦电容，最后到达芯片引脚。这条路径上的每一环，都是PDN的一部分。

我在一个FPGA项目里遇到过，明明电源芯片选型没问题，但FPGA就是频繁复位。查了两天，最后发现是PCB电源层被分割得太碎，电流回流路径被堵死了。嗯，从那以后我设计PDN时，平面层完整性永远是第一优先级。

1.2 目标阻抗：PDN设计的“黄金法则”

目标阻抗这个概念，是Intel最早提出来的。它的定义很简单：

Z_target = (VDD × Ripple%) / I_transient

其中：

• VDD：核心电压，比如1.2V、1.8V
• Ripple%：允许的纹波百分比，通常取5%或3%
• I_transient：瞬态电流变化量，单位安培

举个例子，1.2V核心电压，允许5%纹波，瞬态电流变化10A：

Z_target = (1.2 × 0.05) / 10 = 0.006Ω = 6mΩ

这意味着，从DC到芯片关心的最高频率，PDN的阻抗都不能超过6毫欧。超过这个值，电压波动就会超标。

目标阻抗为什么是“黄金法则”？因为它把电源质量这个模糊概念，变成了一个可量化、可仿真的指标。你设计完PDN，跑个阻抗仿真，曲线在目标线以下，基本就稳了。

1.3 电源纹波与噪声：别搞混了

很多新手把纹波和噪声混为一谈。其实它们本质不同：

特性	纹波（Ripple）	噪声（Noise）
频率	与开关频率相关，通常几十kHz到几MHz	宽频带，从MHz到GHz都有
波形	周期性，近似三角波或锯齿波	随机性，无固定形状
来源	DC-DC转换器的开关动作	数字电路开关、串扰、辐射耦合
抑制手段	增大输出电容、改善环路布局	去耦电容、滤波、屏蔽、布局优化
测量方式	示波器AC耦合，20MHz带宽限制	示波器全带宽，或频谱分析仪

纹波是“可预测的”，因为开关频率是固定的。噪声是“不可预测的”，它来自芯片内部逻辑翻转时产生的瞬态电流尖峰。

我曾经调试一块高速ADC板，电源纹波只有5mV，但ADC输出信噪比就是上不去。后来用频谱仪一看，100MHz附近有个噪声尖峰，幅度不大但正好落在ADC采样带宽内。换了个低ESL的电容组合，噪声降了10dB，问题解决。这就是纹波和噪声的区别——纹波看着干净，不代表噪声也干净。

1.4 PDN设计的关键频率点

PDN设计不是全频段都要做到极低阻抗。实际上，不同频段由不同器件负责：

• DC ~ 1kHz：VRM负责，反馈环路保证稳态精度
• 1kHz ~ 1MHz：大容量电解电容或钽电容负责
• 1MHz ~ 100MHz：陶瓷电容（MLCC）负责，容值从μF到nF
• 100MHz ~ 1GHz：小容值陶瓷电容（pF级）和PCB平面电容负责
• 1GHz以上：芯片封装和片内去耦负责

你想想看，为什么需要这么多电容？因为电容有自谐振频率。超过谐振点，电容就呈感性，阻抗反而上升。所以要用不同容值的电容，让它们的谐振峰错开，形成一条平坦的低阻抗曲线。

下面这张图展示了PDN设计的基本逻辑：

1.5 实际设计中的几个坑

聊了这么多理论，说几个我踩过的坑：

• 电容离芯片太远：安装电感会抵消电容的高频效果。我建议高速芯片的每对电源引脚，在2mm范围内至少放一个100nF电容。
• 只关注容值不关注ESL：0402封装的电容比0603的ESL低30%以上。高频去耦，封装越小越好。
• 忽略平面电容：电源层和地层之间本身就是一个电容。把介质做薄，这个“免费电容”能帮你搞定几百MHz以上的去耦。
• 仿真和实测脱节：仿真模型再准，也不如实际测一下。我习惯在板子上预留SMA测试点，方便后期用VNA测PDN阻抗。

好了，这一章的内容就到这里。PDN是电源完整性的根基，理解目标阻抗和纹波噪声的区别，后面讲仿真和实测时你会觉得轻松很多。