3、电容的物理特性：等效串联电阻（ESR）、等效串联电感（ESL）、自谐振频率（SRF）

做去耦设计这么多年，我越来越觉得——电容这东西，看着简单，用起来全是坑。你选一个 100nF 的 MLCC，焊到板子上，它就不再是 100nF 了。它变成了一个 RLC 串联网络。ESR、ESL、SRF，这三个参数决定了电容在高频下到底好不好用。

今天咱们就把这三个参数彻底聊透。不绕弯子，直接上干货。

3.1 等效串联电阻（ESR）

ESR，全称 Equivalent Series Resistance。说白了，就是电容内部所有损耗的总和。包括电极电阻、介质损耗、引线电阻等等。理想电容没有 ESR，但现实中的电容都有。

ESR 对去耦的影响，主要有两点：

  • 发热——纹波电流流过 ESR 会产生 I²R 损耗，电容会发热。温度升高，寿命缩短。我在一个 48V 电源项目里遇到过，输出电容 ESR 偏大，满载时电容表面温度直接飙到 95°C，吓得我赶紧换了低 ESR 的聚合物电容。
  • 滤波效果——ESR 会降低电容的阻抗谷底深度。理想电容在 SRF 处阻抗为零，但实际电容的阻抗最小值就是 ESR。ESR 越大，去耦效果越差。

关键认知：ESR 不是越低越好，也不是越高越好。去耦场景下，我们通常希望 ESR 低一些，以提供低阻抗路径。但在某些 LDO 或 DC-DC 的输出端，ESR 太低反而可能引起环路不稳定。嗯，这里要注意，选型时要看 datasheet 里 ESR 的典型值和最大值。

不同电容类型的 ESR 差异很大，我整理了一个对比表，方便你快速参考：

电容类型 典型 ESR（@100kHz） 适用场景
MLCC（X7R/X5R） 1 ~ 10 mΩ 高频去耦、Bypass
MLCC（C0G/NP0） < 1 mΩ 谐振回路、高 Q 值需求
钽电容 100 ~ 500 mΩ 低频滤波、Bulk 电容
铝电解电容 几十 mΩ ~ 几 Ω 电源输入、低频大纹波
聚合物电容 5 ~ 20 mΩ 低压大电流、CPU 供电

我的一个小习惯：在原理图阶段，我会在电容旁边标注 ESR 要求，比如 "ESR < 10mΩ @100kHz"。这样 Layout 和采购都能对齐，避免后期因为换料导致性能下降。

3.2 等效串联电感（ESL）

ESL，Equivalent Series Inductance。这是电容高频性能的「头号杀手」。你想想看，电容本身是储能元件，但它的引线、内部电极、焊盘、过孔，都会引入寄生电感。频率一高，这些电感的感抗（ωL）会迅速增大，直接把电容变成电感。

ESL 从哪里来？

  • 电容本体结构——引线型电容（如插件铝电解）ESL 很大，可达几 nH 到十几 nH。贴片 MLCC 的 ESL 小得多，典型值在 0.3 ~ 1 nH 之间。
  • PCB 焊盘和过孔——这是很多人忽略的。一个 0402 电容，焊盘加两个过孔，ESL 可能增加 0.5 ~ 1 nH。高频下，这点电感足以让去耦效果打折扣。

我曾经在一个 2GHz 的射频模块上做去耦，用了 100pF 的 MLCC，按理说 SRF 在 1GHz 左右。但实测发现谐振频率只有 600MHz。查了半天，发现是焊盘到过孔的走线太长，额外引入了约 0.8nH 的 ESL。把电容移到过孔正上方，问题就解决了。

避坑指南：ESL 是去耦网络高频性能的瓶颈。你堆再多的电容，如果 ESL 降不下来，高频阻抗也降不下去。我曾经见过一个设计，用了 20 颗 100nF 电容并联，结果 100MHz 以上的阻抗还是很高——就是因为每颗电容的 ESL 没有优化，并联后的等效 ESL 并没有显著降低。

降低 ESL 的方法：

  1. 用小封装——0402 比 0603 的 ESL 小，0201 更小。
  2. 缩短走线——电容到过孔的距离越短越好，最好直接打在焊盘旁边。
  3. 多并联——N 颗相同电容并联，等效 ESL 降低到 1/N。但要注意，如果布局不对称，并联效果会打折扣。
  4. 用反向几何结构——比如 Interdigitated Capacitor，或者 Embedded Capacitor，这些在高速 PCB 设计中会用到。

3.3 自谐振频率（SRF）

SRF，Self-Resonant Frequency。这是电容从「容性」变成「感性」的分界点。

在 SRF 以下，电容表现为容性，阻抗随频率升高而降低。在 SRF 处，容抗和感抗相等，阻抗达到最小值（等于 ESR）。在 SRF 以上，电容表现为感性，阻抗随频率升高而升高。

SRF 的计算公式：

SRF = 1 / (2π × √(L × C))

其中：
L = ESL（等效串联电感）
C = 电容值

你看，SRF 由电容值和 ESL 共同决定。电容值越大，SRF 越低；ESL 越大，SRF 也越低。这就是为什么大电容（比如 10μF）的 SRF 只有几 MHz，而小电容（比如 100pF）的 SRF 可以到几百 MHz 甚至 GHz。

去耦选型时，SRF 怎么用？

  • 每个电容只在 SRF 附近的一个频段内有效。一般取 SRF 的 1/3 到 3 倍频程范围。
  • 去耦网络需要覆盖宽频带，就要用不同容值的电容并联。大电容负责低频，小电容负责高频。
  • 但要注意，不同电容并联时，如果 SRF 靠得太近，可能会产生反谐振峰，导致某个频点阻抗飙升。

一个实用的经验法则：我习惯让相邻容值的电容 SRF 错开 10 倍以上。比如 10μF（SRF ~ 5MHz）搭配 100nF（SRF ~ 50MHz），再搭配 1nF（SRF ~ 500MHz）。这样反谐振的影响会小很多。

3.4 三者的关系：一张图看懂

ESR、ESL、SRF 不是孤立的。它们共同决定了电容的阻抗-频率曲线。下面这张 SVG 图，把电容的等效模型和阻抗特性画在了一起，方便你理解。

电容等效模型与阻抗-频率特性 电容等效模型与阻抗-频率特性 等效 RLC 串联模型 C ESL ESR 阻抗 |Z| vs 频率 |Z| 0 频率 SRF 容性区 感性区 在 SRF 处，阻抗最小 = ESR 低于 SRF：容性主导；高于 SRF：感性主导

这张图里，左侧是电容的等效 RLC 串联模型，右侧是阻抗-频率曲线。你可以看到，在 SRF 左侧，曲线向下走（容性），右侧向上走（感性）。SRF 处的那个最低点，就是 ESR 的值。

3.5 实际选型中的权衡

讲完理论，咱们聊聊实际怎么选。我个人的经验是，去耦电容选型要同时看三个参数，不能只看容值。

一个典型的去耦网络设计流程：

  1. 确定目标阻抗——根据芯片的瞬态电流和允许的电压波动，算出目标阻抗 Ztarget。
  2. 选择电容组合——用大电容（10μF ~ 100μF）覆盖低频段，中电容（100nF ~ 1μF）覆盖中频段，小电容（100pF ~ 10nF）覆盖高频段。
  3. 检查 ESR——确保每颗电容的 ESR 都远小于目标阻抗。如果 ESR 接近或超过目标阻抗，去耦效果会大打折扣。
  4. 优化 ESL——高频段（> 100MHz）的电容，必须用小封装、短走线、近过孔。必要时用多个小电容并联。
  5. 仿真验证——用 SPICE 或 PI 仿真工具，把电容的 RLC 模型代入，看阻抗曲线是否满足目标。

一个小技巧：很多电容厂商会提供 SPICE 模型或 S-parameter 文件。我建议你直接下载这些模型，而不是用理想电容值仿真。因为实际电容的 ESR 和 ESL 随频率变化，用理想模型会高估去耦效果。

3.6 常见误区

最后，我列几个我见过的高频翻车现场，你注意避开：

  • 误区一：只看容值，不看 SRF。——有人用 10μF 电容去滤 500MHz 的噪声，结果电容已经变成电感了，噪声一点没滤掉。
  • 误区二：ESR 越低越好。——在 DC-DC 的输出端，ESR 太低可能导致环路不稳定。我遇到过一例，换了低 ESR 的陶瓷电容后，电源纹波反而变大了，最后不得不串一个小电阻。
  • 误区三：忽略 PCB 寄生参数。——电容本身的 ESL 只有 0.5nH，但焊盘加过孔又加了 1nH，总 ESL 变成 1.5nH，SRF 直接降了一半。
  • 误区四：并联太多同容值电容。——10 颗 100nF 并联，等效 ESL 确实降低了，但反谐振峰也可能更严重。建议用不同容值搭配。
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