2、电源分配网络（PDN）阻抗：PDN阻抗的定义、目标阻抗的概念、阻抗与频率的关系

各位工程师朋友，咱们今天聊聊PDN阻抗。说实话，这是整个去耦设计的核心。你想想看，芯片要正常工作，供电必须稳。怎么衡量稳不稳？就看PDN阻抗。

2.1 PDN阻抗的定义

PDN阻抗，说白了就是电流从电源到芯片这一路上遇到的“阻力”。这个阻力不是简单的电阻，它是交流阻抗，包含电阻、电感和电容的综合效应。

我习惯把PDN阻抗看作一个黑盒子。从芯片的电源管脚看进去，整个供电网络呈现出一个复阻抗。这个阻抗值越小，电流流动越顺畅，电压波动就越小。

Z_PDN(f) = V_noise(f) / I_load(f)

嗯，这里要注意。PDN阻抗不是一成不变的。它随频率变化，而且变化很大。低频时主要是电阻和电容特性，高频时电感效应就冒出来了。

2.2 目标阻抗的概念

目标阻抗这个概念，我第一次接触是在做一款通信芯片的时候。当时板子调不通，高频噪声超标，老工程师丢给我一句话：“去把PDN阻抗压到目标值以下。”我那时候还懵懵懂懂的。

目标阻抗的定义其实很直观：

Z_target = V_ripple_allowable / I_transient_max

举个例子。假设芯片供电1.8V，允许5%的纹波，那就是90mV。如果芯片瞬态电流变化是2A，那么目标阻抗就是：

Z_target = 0.09V / 2A = 45mΩ

这意味着，在整个工作频率范围内，PDN阻抗都不能超过45mΩ。超过这个值，电压波动就会超标，芯片就可能出问题。

2.3 阻抗与频率的关系

PDN阻抗随频率变化，这是由构成PDN的元器件的频率特性决定的。我画了一张图，帮你直观理解这个关系：

这张图我建议你多看几遍。它揭示了PDN阻抗的三个关键区域：

2.3.1 低频区：电容主导

在低频段（通常10kHz以下），PDN阻抗主要由体电容和VRM的输出电容决定。电容的阻抗公式是Zc = 1/(2πfC)，所以频率越低，阻抗越大。这个区域，我一般靠大容量的电解电容或钽电容来压低阻抗。

2.3.2 中频区：谐振与ESR主导

频率升高到几百kHz到几MHz时，电容的ESR（等效串联电阻）开始起作用。这个区域阻抗会达到一个最低点，也就是电容的自谐振频率。我做过一个项目，在这个区域没处理好，结果谐振峰直接顶穿了目标阻抗线，导致芯片供电不稳。

2.3.3 高频区：电感主导

到了10MHz以上，电容的ESL（等效串联电感）就成了主角。电感的阻抗公式是Zl = 2πfL，所以频率越高，阻抗越大。这个区域，我主要靠小容值的MLCC和优化PCB布局来降低寄生电感。

2.4 目标阻抗的工程应用

在实际工程中，目标阻抗不是算出来就完事了。我总结了一个三步走的流程：

1. 计算目标阻抗：根据芯片的电压、电流和纹波要求，算出Z_target。
2. 设计去耦网络：选择合适的电容组合，使PDN阻抗在全频段低于Z_target。
3. 仿真验证：用仿真工具跑一遍阻抗曲线，确认没有超标点。

这里有个表格，是我常用的电容选型参考：

2.5 阻抗曲线的解读

拿到PDN阻抗曲线后，怎么看？我一般关注三个点：

• 最低阻抗点：这个点通常对应电容的自谐振频率，阻抗越低越好。
• 最高阻抗点：这个点往往出现在高频段，要确保它不超过目标阻抗。
• 阻抗曲线的平滑度：曲线越平滑，说明去耦网络设计得越均衡。如果出现尖锐的峰或谷，说明有谐振问题。

说实话，PDN阻抗设计是个反复迭代的过程。我刚开始做的时候，经常要改三四版才能达标。但只要你理解了阻抗与频率的关系，掌握了目标阻抗的概念，剩下的就是细心和耐心了。