4、阻抗计算实战：使用Polar SI9000计算阻抗、阻抗公差与工艺能力、阻抗测试方法（TDR）

好，咱们进入实战环节。前面讲了那么多理论，什么奇模偶模、Dk/Df，最终都得落到工具上。我个人习惯用Polar SI9000，这玩意儿在PCB行业里基本是标配。你想想看，要是连阻抗都算不准，后面做仿真、做测试，全是白搭。

这一节，我带你手把手过一遍计算流程。顺便聊聊公差怎么定，以及TDR测试到底在测什么。

打开软件，界面其实挺直观的。左边是模型库，右边是参数输入区。我刚开始用的时候，总觉得模型太多，眼花缭乱。其实常用的就那几种：微带线、带状线、共面波导。

第一步：选模型

根据你的叠层结构来选。表层走线，用微带线（Microstrip）；内层走线，用带状线（Stripline）。如果线旁边有地铜，那就选共面波导（CPW）。

第二步：填参数

这里容易踩坑。我见过不少新手，直接把PCB厂家给的叠层厚度填进去，算出来阻抗却不对。为什么？因为厂家给的厚度是理论值，实际压合后会有偏差。

我的习惯：先问厂家要“压合后”的介质厚度，或者用“半固化片（PP）的流动系数”来估算。别信理论值，信实测值。

参数填写要点：

第三步：读取结果

填完参数，点“Calculate”，软件会给出差分阻抗和单端阻抗。我一般会看两个值：Z0（单端）和Zdiff（差分）。

示例：100欧姆差分对
介质：FR4，Er=4.2，H1=4mil
线宽：W1=5mil，W2=4.2mil
线距：S=8mil
铜厚：T1=1.4mil
计算结果：Zdiff = 100.3Ω，Z0 = 55.2Ω

  重要：算出来的阻抗值，一定要留余量。比如目标100Ω，你算出来100.3Ω，看起来完美。但实际生产会有偏差，我建议算到98~99Ω，给工艺留点空间。

算完阻抗，接下来就是定公差。很多工程师直接写“±10%”，但你知道吗？不同厂家、不同层数、不同线宽，工艺能力差很多。

工艺能力对照表

我曾经在一个PCIe Gen4的项目上，写了±5%的公差。结果厂家反馈说做不了，因为线宽太细，蚀刻偏差大。最后只能放宽到±7%，同时调整了叠层。

避坑指南：别把公差写得太死。±5%听起来很牛，但实际生产良率会很低。我建议先问厂家要“工艺能力报告”，再定公差。别自己拍脑袋。

影响公差的因素：

算完了，也生产了，怎么验证？用TDR（时域反射计）。这玩意儿原理不复杂，就是往走线里打一个快沿脉冲，然后看反射回来的信号。

TDR原理图

TDR测试步骤：

怎么看波形？

我记得有一次，测一块DDR4板子，TDR波形在某个位置突然下凹了10欧姆。查了半天，发现是走线经过一个反焊盘时，参考平面被切断了。后来改了叠层，把反焊盘加大，问题就解决了。

注意：TDR测的是“瞬态阻抗”，不是“平均阻抗”。如果走线有分段变化，TDR能清晰看到每一段的阻抗值。但要注意，TDR的分辨率受上升时间限制。上升时间越快，能看到越短的阻抗不连续。

这一节内容不少，我帮你捋一下核心点：