三、阻抗控制实战：单端阻抗与差分阻抗计算、叠层设计对阻抗的影响、阻抗测试方法

阻抗控制，说白了就是让传输线有个稳定的特性阻抗。我刚开始做高速设计时，总觉得这玩意儿是仿真工程师的事。直到有一次，一块DDR3板子跑不到标称频率，用TDR一测，阻抗直接从50Ω掉到了38Ω……嗯，从那以后，我再也不敢跳过阻抗计算了。

先聊单端阻抗。微带线和带状线是两种最常见的结构。微带线在表层，参考平面在下面；带状线在内层，上下都有参考平面。

计算公式其实不复杂，但手算太慢。我个人习惯用Polar SI9000或者Saturn PCB Toolkit。不过，理解公式背后的物理意义更重要。

微带线特性阻抗近似公式（常用）：

Z0 = 87 / √(εr + 1.41) * ln(5.98 * H / (0.8 * W + T))

其中：
εr = 介质相对介电常数
H = 介质厚度（mil）
W = 线宽（mil）
T = 铜厚（mil）

差分阻抗呢？它可不是简单的单端阻抗乘以2。差分阻抗的计算，核心在于耦合系数。两根线靠得越近，耦合越强，差分阻抗就越低。

我的经验法则： 设计100Ω差分对时，如果单端阻抗算出来是55Ω，差分阻抗大概在100Ω左右。但别偷懒，一定要用工具精确计算。我在项目中遇到过，差分对间距算错0.5mil，阻抗直接偏了8Ω。

差分阻抗的近似公式：

Zdiff ≈ 2 * Z0 * (1 - 0.48 * e^(-0.96 * S / H))

S = 线间距，H = 介质厚度。这个公式在S/H大于0.5时比较准。

叠层设计，是阻抗控制的根基。你想想看，阻抗公式里，介质厚度H、介电常数εr、铜厚T，哪个不是由叠层决定的？

我见过太多工程师，上来就画线，画完才发现阻抗不对。叠层设计必须走在走线前面。

注意： 叠层对称性很重要。我曾经遇到一块8层板，因为叠层不对称，内层带状线阻抗偏差了12%。后来发现，上下介质厚度差了2mil。记住，带状线的上下介质厚度必须一致，否则阻抗计算会失效。

叠层设计时，我建议按以下步骤来：

这里有个坑：板厂的介质厚度是压合后的实际厚度，不是半固化片的标称厚度。我一般会留10%的余量。

阻抗测试，最常用的是TDR（时域反射计）。原理很简单：发射一个快沿脉冲，看反射波。反射系数ρ = (Zx - Z0) / (Zx + Z0)，Zx是待测阻抗，Z0是系统阻抗。

如果反射波是正的，说明Zx > Z0；负的，说明Zx < Z0。TDR直接显示阻抗随距离的变化曲线。

TDR测试的关键点：

还有一种方法是VNA（矢量网络分析仪）测试S参数，然后反推阻抗。VNA测得更准，但操作复杂，一般研发阶段用TDR就够了。

我的测试习惯： 每次打样回来，先测阻抗。测3-5根同类型的线，取平均值。如果偏差超过±10%，立刻找板厂沟通。有一次，板厂说他们按我的叠层做的，结果阻抗偏了15%。后来发现，他们用的半固化片型号不对，介电常数差了0.3。

测试时要注意耦合效应。测差分阻抗时，两根线必须同时激励。单端测差分对，结果会偏大。我见过有人用单端TDR测差分对，测出来120Ω，实际只有95Ω。

下面这张图，是我自己整理的阻抗控制知识框架。每次做新项目前，我都会过一遍。

这张图把阻抗控制的三个核心环节串起来了。计算是理论，叠层是基础，测试是验证。三者缺一不可。

最后提醒一句： 阻抗控制不是算出来就完事了。板厂的工艺能力、材料批次差异、压合工艺，都会影响最终结果。我一般会在设计阶段就和板厂沟通，让他们提供阻抗控制建议。别等到板子回来了才发现问题，那时候改都来不及。