4、去耦电容布局：电容摆放位置、容值组合、ESR/ESL的影响
去耦电容这东西，看着不起眼，但搞不好能让整个板子翻车。我见过太多工程师把电容往板上一丢，觉得“有就行”，结果纹波超标、EMI过不了，最后查半天发现是电容布局出了问题。
说白了，去耦电容不是“装上去”就完事了。它的摆放位置、容值搭配、还有ESR和ESL这些寄生参数，每一个都能决定你的电源纹波是20mV还是200mV。今天咱们就把这些事掰开揉碎了聊。
核心观点：去耦电容的有效性，90%取决于布局和寄生参数，只有10%取决于容值大小。别光盯着容值选，位置错了，100μF还不如10μF好使。
4.1 电容摆放位置：离负载越近越好？没那么简单
很多人知道“电容要靠近芯片放”，但靠近到什么程度？我见过有人把电容放在芯片背面，觉得“反正都在板子上”。嗯，这其实差远了。
电容到负载的距离，直接影响回路电感。回路电感越大，高频去耦效果越差。为什么？因为电流变化时，电感会阻碍电流突变，导致电压跌落。
我个人的经验是：
- 高频去耦电容（0.1μF~1μF）：必须放在芯片同一面，距离引脚不超过2mm。走线越短越好，最好直接挨着电源和地引脚。
- 中频去耦电容（10μF~47μF）：可以稍远一点，但不要超过5mm。如果空间不够，放在背面正下方也可以接受。
- 大容量储能电容（100μF以上）：位置相对宽松，但也要保证回路面积最小。
我曾经在一个FPGA项目上吃过亏。板子回来，核心电压1.0V纹波高达80mV，FPGA频繁复位。查了半天，发现0.1μF电容离BGA焊盘有8mm远，中间还穿了个过孔。把电容挪到BGA背面正下方，纹波直接降到25mV。你说这差距大不大？
实战技巧：如果芯片引脚间距小，放不下电容，可以在芯片背面正下方放电容，通过多个过孔并联到电源平面。过孔数量至少4个，越多越好，能有效降低过孔电感。
4.2 容值组合：为什么不能只用一种容值？
有人问我：“我全用0.1μF的电容行不行？”理论上可以，但实际效果很差。为什么？因为电容的自谐振频率（SRF）不同。
电容不是理想的。它本身有ESR和ESL，会形成一个串联谐振回路。在谐振频率以下，电容呈容性；在谐振频率以上，电容呈感性——没错，高频下电容变成了电感，去耦效果反而变差。
不同容值的电容，自谐振频率不同：
| 容值 | 封装 | 典型自谐振频率 | 适用频段 |
|---|---|---|---|
| 100μF | 1210 | ~1MHz | 低频纹波、瞬态响应 |
| 10μF | 0805 | ~5MHz | 中频去耦 |
| 1μF | 0603 | ~20MHz | 高频去耦 |
| 0.1μF | 0402 | ~50MHz | 超高频去耦 |
| 10nF | 0402 | ~150MHz | GHz级高频噪声 |
你看，不同容值覆盖的频段不一样。只用一种容值，就像用一把螺丝刀修所有东西——能拧，但效率低。我习惯的做法是：
- 每个电源引脚至少配一个0.1μF，这是基本功，覆盖50MHz左右的高频噪声。
- 每2~4个引脚配一个1μF或10μF，覆盖中频段。
- 每颗芯片附近放一个100μF钽电容或MLCC，应对低频瞬态。
- 板级入口放一个220μF~470μF电解电容，做整体储能。
容值组合的黄金法则是：容值跨度10倍左右，逐级递减。比如100μF → 10μF → 1μF → 0.1μF，这样能平滑覆盖从低频到高频的整个频段。
注意：不要在同一位置堆太多不同容值的电容。电容之间会形成并联谐振，反而在某些频点产生高阻抗。我一般控制在3~4种容值，再多就适得其反了。
4.3 ESR的影响：低ESR一定好吗？
很多人觉得ESR越低越好。其实不然。ESR太低，电容和电源平面之间会形成高Q值的LC谐振，在谐振频率附近产生很大的阻抗尖峰。这个尖峰会导致特定频率的纹波被放大。
我举个例子。某次做DDR4的VTT电源，用了低ESR的MLCC做去耦。结果在200MHz附近测到很大的噪声尖峰，比不加电容还高。后来换成ESR稍高的钽电容，尖峰消失了，纹波反而更干净。
所以ESR的选择要看场景：
- 高频去耦（0.1μF~1μF）：ESR越低越好，因为高频段需要快速响应，低ESR能提供低阻抗路径。
- 中低频去耦（10μF以上）：ESR要适中，太低容易产生谐振尖峰。我个人喜欢ESR在10mΩ~50mΩ之间的电容。
- 大容量储能：ESR可以稍高，但要注意发热。电解电容的ESR通常几十到几百mΩ，够用就行。
避坑指南：如果你发现某个频点的纹波异常大，先别急着加电容。试着在现有电容上串联一个1Ω~10Ω的小电阻，或者换成ESR稍高的电容，往往能解决问题。我曾经用这招救过一个射频项目，客户直呼神奇。
4.4 ESL的影响：电容的“隐形杀手”
ESL是电容的等效串联电感。它来自电容的内部结构和外部走线。ESL越大，电容在高频下的阻抗越高，去耦效果越差。
你想想看，一个理想电容的阻抗是1/(2πfC)，频率越高阻抗越低。但实际电容有ESL，高频下阻抗变成2πf×ESL，频率越高阻抗反而越高。这就是为什么电容在高频下会“失效”。
降低ESL的方法，我总结了几条：
- 用小封装：0402的ESL比0603低，0603比0805低。能上0402就别用0805。
- 缩短走线：每1mm走线大约增加1nH电感。电容到电源平面的走线越短越好。
- 用多个过孔并联：一个过孔大约0.5~1nH电感，4个并联就是0.25nH。过孔越多，总电感越低。
- 电源和地平面靠近：层间距越小，回路电感越小。2层板间距4mil比8mil的电感小一半。
我记得有个项目，板子空间紧张，电容只能放在芯片背面。我用了8个过孔把电容焊盘连到电源平面，实测纹波比只用2个过孔低了40%。这就是ESL的威力。
4.5 知识体系：去耦电容布局的核心逻辑
下面这张图，是我自己总结的去耦电容布局决策流程。每次做新板子，我都会过一遍这个逻辑。
4.6 实战总结：我的去耦电容布局清单
做了这么多年硬件，我总结了一套自己的去耦电容布局清单。每次画板子前，我都会对着清单检查一遍：
- 每个电源引脚至少一个0.1μF，0402封装，距离引脚不超过2mm。
- 每2~4个引脚加一个1μF或10μF，0603封装，放在芯片同一面。
- 每颗芯片附近放一个100μF，0805或1210封装，用于储能。
- 板级入口放220μF~470μF电解电容，应对整体瞬态。
- 所有电容走线宽度至少20mil，过孔至少4个并联。
- 电源和地平面层间距控制在4mil以内，降低回路电感。
- 避免不同容值电容直接并联，防止并联谐振。
这套清单帮我搞定了不下50个板子，从低速MCU到高速FPGA，从DDR3到DDR5，基本没出过大问题。你拿去用，应该也能省不少调试时间。
最后提醒一句：去耦电容不是越多越好。电容太多，成本高、占面积、还可能引入谐振。够用就行，别堆料。我见过有人在一块50mm×50mm的板子上放了60个电容，结果纹波反而比放30个的时候还大。这就是典型的“过犹不及”。