1. 叠层基础：为什么叠层能抑制纹波？电源完整性基础概念

大家好，我是老周。做硬件这行快十五年了，今天咱们聊聊叠层和纹波抑制这件事。

很多工程师刚接触PCB设计时，总觉得叠层就是「把电源层和地层堆起来就完事了」。嗯，其实没那么简单。我记得刚入行那会儿，画了一块四层板，电源纹波大得离谱，示波器一看，200mV的噪声在那边晃。当时我师父看了一眼叠层结构，只说了一句：「你的回流路径断了。」

从那以后，我才真正开始理解——叠层不是堆铜皮，而是在给电流修路。

先问大家一个问题：为什么芯片需要干净的电源？

说白了，芯片内部有成千上万个晶体管，它们在同一时刻开关。每个开关动作都需要电流。如果电源路径上有阻抗，电流变化就会产生电压波动——这就是纹波。

我习惯用一个比喻来解释：
电源就像城市供水系统。芯片是每家每户的水龙头。如果水管太细、太长，或者中间有太多弯头，你一开水龙头，水压就会抖。纹波就是那个「水压抖动」。

核心公式： ΔV = L × di/dt

纹波电压 = 回路电感 × 电流变化率

所以，要抑制纹波，要么降低 di/dt（芯片决定），要么降低回路电感 L（叠层决定）。

这里有个关键概念：镜像平面。

当电源层和地层紧耦合时，它们之间会形成一个极低电感的电容结构。我给大家算个账：

叠层间距	单位面积电容	回路电感	纹波抑制效果
10 mil (0.254 mm)	~140 pF/in²	~2.5 nH	一般
4 mil (0.102 mm)	~350 pF/in²	~1.0 nH	良好
2 mil (0.051 mm)	~700 pF/in²	~0.5 nH	优秀

看到了吗？间距减半，电感减半，电容翻倍。这就是为什么我总强调：电源层和地层要尽量靠近。

我曾经在一个FPGA项目中，把电源-地层间距从8mil改到3mil，纹波直接从120mV降到了35mV。没加任何额外电容，就改了叠层。客户看了测试报告，问我加了什么黑科技。我说：「没加，就是把路修好了。」

很多新手只关心「电流怎么流过去」，却忽略了「电流怎么流回来」。

实际上，电流总是走最小阻抗路径。在高频下，最小阻抗路径就是最小电感路径。而最小电感路径，就是紧贴信号线的参考平面。

我画个图给大家看：

我的经验： 在叠层设计时，我习惯把电源层和地层放在相邻层，间距控制在3-4mil以内。如果板厂说做不了，我会问：「你们最薄的PP片是多少？」——这是谈判技巧，也是技术底线。

常见的叠层结构有这几种，我按推荐程度排个序：

注意： 我曾经见过一个设计，六层板用了「信号-信号-地-电源-信号-信号」的结构。结果中间两层信号线交叉严重，回流路径绕了半个板子。纹波测出来180mV，根本没法用。最后只能重新叠层，多花了三周时间。

所以我的建议是：叠层结构在原理图阶段就要定下来，不要等Layout做了一半再改。

这些年我总结了三句话，分享给大家：

你想想看，这三条法则其实都在做同一件事——让电流的回路尽可能短、尽可能宽。

去年我做了一个通信板卡，12层板，DDR4跑2400MHz。刚开始叠层方案是：

仿真一看，DDR电源纹波有85mV，超标了。我分析了一下，问题出在L4（电源）和L5（地）之间隔了8mil，耦合太弱。

后来我把叠层改成：

改完之后，纹波降到了32mV。你看，只是交换了两个层的顺序，效果天差地别。

核心总结：