PDN的核心组成：VRM、PCB走线、过孔、去耦电容、封装与芯片内部PDN
上一章我们聊了PDN到底是个什么东西——说白了，它就是给芯片送电的一套完整通路。那这条路具体由哪些部分搭起来的？我习惯把这六个环节拆开看：VRM、PCB走线、过孔、去耦电容、封装，还有芯片内部的PDN。任何一个环节出问题，上电冒烟就是分分钟的事。
核心认知：PDN不是单一器件，而是一条从电源到芯片内部的完整链路。链路中每一段的阻抗、寄生参数、电流承载能力，都会影响最终供电质量。
2.1 VRM：整条链路的源头
VRM（Voltage Regulator Module）就是电压调节模块。你可以把它理解成一个高精度的水龙头——把输入的12V或48V，转换成芯片需要的0.8V、1.2V或1.8V。
我在项目中遇到过一件事：某款FPGA板卡，上电瞬间电流飙升到80A，VRM直接进入过流保护，系统反复重启。查了半天，发现是VRM的反馈环路补偿没调好，瞬态响应太慢，电压跌到芯片欠压阈值以下。嗯，从那以后我每次选VRM都会多看两眼它的负载瞬态响应曲线。
VRM的几个关键参数，我列个表方便你对照：
| 参数 | 说明 | 常见问题 |
|---|---|---|
| 输出电压精度 | 稳态下实际输出与设定值的偏差 | 偏差超过±3%可能导致芯片逻辑错误 |
| 负载瞬态响应 | 电流突变时电压恢复的速度 | 响应慢会导致电压跌落，引发复位 |
| 输出纹波 | 开关频率带来的电压波动 | 纹波过大耦合到敏感电路，影响信号质量 |
| 电流承载能力 | 最大持续输出电流 | 余量不足，高温下容易触发过流保护 |
我的习惯：选VRM时，额定电流至少留20%余量。比如芯片峰值电流60A，我会选75A以上的VRM。别卡着极限选，温度一上来，MOSFET的导通电阻会变大，输出能力会打折。
2.2 PCB走线：电流的高速公路
VRM出来的电，要通过PCB走线送到芯片。走线不是一根简单的铜皮，它有电阻、有电感，还有寄生电容。高频电流喜欢走阻抗最低的路径——你想想看，如果走线太细太长，直流电阻（DCR）就会大，IR压降就会吃掉宝贵的电压裕量。
我记得有一次做服务器主板，CPU核心电压只有0.85V，走线从VRM到CPU socket走了将近3英寸。仿真一看，满载时IR压降高达35mV，占电压裕量的40%以上。后来改成宽铜皮加多层并联，才把压降压到12mV以内。
PCB走线设计，记住三个原则：
- 够宽：走线宽度按电流密度1A/1mm（外层）或0.5A/1mm（内层）来估算，别省铜。
- 够短：VRM尽量靠近负载放置，减少走线寄生电感。
- 多层并联：用多个层叠的铜皮并联走线，等效电阻和电感都会下降。
2.3 过孔：电流的垂直通道
过孔是连接不同PCB层的垂直通道。很多人容易忽略过孔的寄生参数——一个标准过孔（直径0.3mm，长度1.6mm）的寄生电感大约在0.5~1nH。你想想看，如果电流路径上有10个过孔串联，寄生电感就是5~10nH，高频阻抗一下子就上去了。
避坑指南：我曾经在一个DDR4电源设计里，用了单排过孔从顶层到底层走电流。仿真发现，过孔群的总电感比走线电感还大，导致高频去耦效果极差。后来改成双排交错排列，过孔间距控制在1mm以内，电感降低了40%。
过孔设计要点：
- 大电流路径用多个过孔并联，间距不要超过2mm
- 过孔直径尽量一致，避免阻抗突变
- 回流路径上的过孔也要考虑——电流从哪来，就得从哪回
2.4 去耦电容：高频电流的蓄水池
去耦电容的作用，说白了就是给芯片提供一个低阻抗的本地能量源。芯片内部晶体管开关时，电流变化极快（纳秒级），VRM根本来不及响应。这时候电容就顶上，把储存的电荷释放出去。
电容不是理想器件，它有等效串联电阻（ESR）和等效串联电感（ESL）。ESR和ESL决定了电容的自谐振频率——超过这个频率，电容就变成感性，失去去耦作用。
常见的去耦电容类型对比：
| 电容类型 | 容值范围 | ESR | ESL | 适用频段 |
|---|---|---|---|---|
| 电解电容 | 10µF ~ 1000µF | 几十mΩ | 几nH | < 1MHz |
| 陶瓷电容（MLCC） | 0.1µF ~ 100µF | 几mΩ | 几百pH | 1MHz ~ 100MHz |
| 钽电容 | 1µF ~ 100µF | 几十mΩ | 几nH | < 10MHz |
我的经验：去耦电容的布局比选型更重要。电容离芯片引脚越近，寄生电感越小，高频去耦效果越好。我一般把0.1µF和1µF的MLCC放在芯片背面或紧挨着引脚，间距控制在2mm以内。大容值的电解电容可以放远一点，但也不要超过1英寸。
2.5 封装与芯片内部PDN
电从PCB走线到了芯片封装，还要经过封装基板、键合线或凸点，最后进入芯片内部的电源分配网络。封装和芯片内部的PDN，是整条链路中最容易被忽视的部分。
封装PDN的寄生参数有多大？举个例子：一个BGA封装的电源球，从焊球到芯片焊盘的走线，寄生电感大约在0.1~0.5nH。如果芯片有100个电源球并联，总电感可以降到几pH。但问题是——不是所有芯片都有那么多电源球。
芯片内部PDN就更复杂了。芯片内部有电源网格（power grid），由顶层金属到底层金属通过过孔连接。网格的密度、金属层的厚度、过孔的数量，直接决定了芯片内部的IR压降和电流密度。
我记得有一次做AI芯片的PDN仿真，发现芯片内部某个区域的电源网格过孔密度不够，导致局部IR压降达到80mV。芯片在低频下跑没问题，一跑到高频，那个区域的逻辑单元就开始出错。后来改了版图，增加了过孔阵列，问题才解决。
封装与芯片内部PDN的关键点：
- 电源球数量：越多越好，并联降低寄生电感和电阻
- 封装基板层叠：电源和地平面尽量靠近，形成低阻抗的平行板电容
- 芯片内部电源网格：过孔密度和金属宽度要满足电流密度要求
- 片上去耦电容：芯片内部会集成一些MOS电容或MIM电容，用于高频去耦
2.6 整条链路的知识框架
下面这张图把PDN的六个核心组成串起来了。你看一眼，就能明白电流从VRM到芯片内部都经过了哪些环节。
这六个部分环环相扣。VRM是源头，PCB走线和过孔是传输通道，去耦电容是缓冲，封装和芯片内部是终点。任何一个环节的阻抗没控制好，电流就会在那边产生压降或发热，严重了就是冒烟。