3、去耦电容基础：电容的等效模型（ESR、ESL、SRF）、不同材质电容的频率特性、去耦电容的选型原则
各位工程师朋友，咱们今天聊聊去耦电容。说实话，这玩意儿看着不起眼，但PDN设计成不成功，一半的功夫都在它身上。我见过不少项目，芯片电源管脚上明明摆了电容，EMI却死活压不下去——问题往往就出在“你以为你放了个电容，实际上它在高频下已经是个电感了”。
所以这一节，咱们把电容的“底裤”扒干净。从等效模型讲到不同材质的脾气，最后落到怎么选。你把这些搞明白了，再去画PCB，心里就有底了。
3.1 电容不是完美的——等效模型（ESR、ESL、SRF）
理想电容的阻抗是 Z = 1/(jωC)，频率越高阻抗越低。但现实中的电容，引脚、电极、介质都有寄生参数。它的真实行为，得用下面这个串联等效模型来描述：
ESL ESR
----@@@@----[====]----
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--- C --- （理想电容）
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这个模型里三个关键参数：
- ESR（等效串联电阻）：介质损耗、电极电阻、引脚电阻的总和。单位毫欧到欧姆不等。ESR 决定了电容的发热和滤波的“深度”。
- ESL（等效串联电感）：引脚和内部电极结构带来的寄生电感。单位纳亨到皮亨。ESL 是高频滤波的“杀手”。
- C（理想电容）：标称容值。
有了这个模型，电容的阻抗公式就变成了：
Z = √(ESR² + (ω·ESL - 1/(ω·C))²)
你仔细看这个公式。低频时，1/(ω·C) 占主导，电容像个电容。高频时，ω·ESL 占主导，电容就变成了电感。中间有个点，ω·ESL = 1/(ω·C)，此时阻抗最低，只剩下 ESR。这个点就叫 自谐振频率（SRF）。
核心结论：电容只有在 SRF 以下才表现为电容，超过 SRF 就是电感。去耦时，我们只使用电容在 SRF 以下的频段。
我举个例子。一个 100nF 的 MLCC，ESL 大约 0.5nH，SRF 大概在 22MHz 左右。你用它去滤 100MHz 的噪声？嗯，它已经是个电感了，阻抗反而在上升。这就是为什么很多人“放了电容却没效果”的根本原因。
个人经验：我习惯在选电容时，先查它的 SRF 数据手册。如果手册没给，就按 SRF ≈ 1/(2π√(LC)) 估算。ESL 取 0.5nH~1nH（贴片 MLCC），心里先有个数。
3.2 不同材质电容的频率特性
市面上常见的去耦电容就三种：MLCC、钽电容、铝电解。它们的脾气完全不同。我画了张图，帮你直观理解它们的频率特性差异。
从图上能明显看出三个趋势：
- MLCC（多层陶瓷电容）：SRF 最高（几十 MHz 到几百 MHz），ESR 最低（几 mΩ 到几十 mΩ）。高频去耦的主力。我几乎所有的数字芯片电源管脚，第一级去耦都用 MLCC。
- 钽电容：容值大（μF 到几百 μF），但 ESR 比 MLCC 高（几百 mΩ 到几 Ω），SRF 较低（几百 kHz 到几 MHz）。适合中低频去耦和 bulk 储能。但要注意——钽电容怕浪涌，我曾经在一个电源上电冲击大的项目里，钽电容直接炸了，后来全换成了 MLCC 并联。
- 铝电解电容：容值最大（μF 到 mF），但 ESR 最高（几 Ω 到几十 Ω），SRF 最低（几十 kHz 以下）。只适合低频滤波和 bulk 储能。高频噪声？它基本没反应。
避坑指南：我曾经在一个 48V 电源的输入滤波上用了铝电解，结果 EMI 测试在 150kHz 附近超标。查了半天，发现铝电解的 ESR 太大，高频纹波根本滤不掉。后来在铝电解旁边并联了一个 1μF 的 MLCC，问题就解决了。记住：铝电解只管低频，高频必须靠 MLCC。
3.3 去耦电容的选型原则
选电容不是“容值越大越好”，也不是“越多越好”。我总结了四条原则，你照着做，基本不会出大问题。
原则一：按目标阻抗选容值
PDN 设计有个核心概念叫 目标阻抗：
Z_target = V_ripple_max / I_transient_max
比如，芯片允许 50mV 纹波，瞬态电流变化 1A，那目标阻抗就是 50mΩ。你要保证从 DC 到几百 MHz 的频段内，电源网络的阻抗都低于这个值。
去耦电容的容值，主要影响低频段的阻抗。粗略估算：
C_bulk ≈ 1 / (2π × f_low × Z_target)
其中 f_low 是你关心的最低频率（比如开关电源的开关频率）。
原则二：按 SRF 选封装和材质
高频去耦，SRF 是关键。SRF 越高，能用的频段越宽。而 SRF 主要由 ESL 决定：
- 小封装（如 0402、0201）：ESL 低（0.3~0.5nH），SRF 高。适合高频去耦。
- 大封装（如 0805、1206）：ESL 高（0.8~1.5nH），SRF 低。适合中低频。
- X7R、X5R 材质：温度稳定性好，适合去耦。
- COG/NP0 材质：温度系数极低，但容值做不大（一般 ≤10nF），适合高频精密场合。
我个人习惯：芯片电源管脚的第一级去耦，用 0402 或 0201 的 MLCC，容值 100nF 或 1μF。第二级用 0805 的 10μF 或 22μF。这样高低频兼顾。
原则三：并联不同容值，展宽去耦频段
单个电容的滤波频段有限。并联不同容值的电容，可以让它们的 SRF 错开，形成“宽频带低阻抗”的效果。但要注意：
- 容值跨度至少 10 倍（比如 100nF + 1μF + 10μF）。
- 不要并联太多相同容值的电容——它们会在同一个频率点谐振，反而可能产生反谐振峰。
- 并联时，小电容要靠近芯片管脚，大电容可以稍远。
我的做法：对于高速数字芯片（比如 FPGA、DDR），我习惯在电源管脚附近放 3~4 个不同容值的 MLCC：0.1μF + 1μF + 10μF + 47μF。再配合一个 bulk 电容（钽或铝电解）放在板边。这样从 10kHz 到几百 MHz 的阻抗都能压住。
原则四：注意 DC 偏压特性
MLCC 有个“坑”——加直流电压后，实际容值会下降。尤其是 X5R、X7R 材质，在额定电压的 50% 时，容值可能只剩标称的 50%~70%。
举个例子：你选了一颗 10μF/10V 的 MLCC，用在 5V 电源上。实际容值可能只有 5~6μF。如果你按 10μF 去算滤波效果，那就翻车了。
避坑指南：我曾经在一个 3.3V 的 DDR 电源上，用了 22μF/6.3V 的 MLCC，结果系统上电后纹波偏大。查了 DC 偏压曲线才发现，3.3V 下实际容值只有 12μF。后来换成了 47μF/6.3V 的规格，问题解决。所以选 MLCC 时，一定要看 DC 偏压曲线，留足余量。
3.4 本章小结
去耦电容不是“放上去就行”的元件。你得理解它的等效模型，知道 ESR 和 ESL 怎么影响阻抗，算准 SRF 在哪。不同材质的电容各有脾气：MLCC 负责高频，钽电容和铝电解负责低频和储能。选型时，按目标阻抗算容值，按 SRF 选封装，并联不同容值展宽频段，最后别忘了 DC 偏压这个“隐形杀手”。
把这些基础打牢了，后面讲 PDN 阻抗设计和滤波网络时，你才能游刃有余。