2、PDN噪声源分析：开关电源的纹波与噪声、数字芯片的瞬态电流需求（di/dt）、同步开关噪声（SSN）、谐振噪声的产生机理
做PDN设计，第一件事不是选电容，也不是画平面。你得先搞清楚——噪声到底从哪来的？
我见过不少工程师，一上来就堆电容，结果EMI测试还是过不了。为什么？因为你连对手是谁都没搞清楚。PDN里的噪声源，说白了就四大类：开关电源的纹波、数字芯片的瞬态电流、同步开关噪声，还有谐振噪声。咱们一个一个拆开看。
2.1 开关电源的纹波与噪声
开关电源是PDN里最大的噪声贡献者。它分两种：一种是纹波，一种是尖峰噪声。很多人混为一谈，其实机理完全不同。
2.1.1 纹波是怎么来的？
纹波是开关电源固有的。你想想看，Buck电路里，电感在开关管导通时储能，关断时释放。这个充放电过程，输出电压就会有周期性波动。频率就是开关频率，一般在几百kHz到几MHz。
纹波的幅度，主要取决于三个因素：
- 电感值——电感越大，纹波越小，但响应变慢
- 输出电容的ESR——ESR越高，纹波越大
- 开关频率——频率越高，纹波越小，但开关损耗增加
经验公式：ΔV ≈ (ΔI × ESR) + (ΔI / (8 × fsw × Cout))
前半段是ESR贡献，后半段是电容充放电贡献。ESR往往是主导因素。
2.1.2 尖峰噪声——更头疼的问题
纹波还好处理，加一级LC滤波就能压下去。真正麻烦的是尖峰噪声。它来自开关管的高速开关动作——MOSFET的漏源电压在纳秒级跳变，通过寄生电容耦合到输出端。
我在一个48V转3.3V的电源模块上遇到过这种情况。纹波只有20mV，但尖峰噪声高达200mV。后来查出来，是PCB布局时，开关节点（SW）的铜皮面积太大，寄生电容把高频噪声耦合到了反馈回路。
我的习惯：设计开关电源布局时，SW节点铜皮面积控制在刚好能过电流就行。别贪大，越大越容易耦合噪声。
2.2 数字芯片的瞬态电流需求（di/dt）
数字芯片是PDN里的另一个大麻烦。它不像开关电源那样持续输出噪声，而是突然要电流——而且是很大的电流。
2.2.1 为什么di/dt这么可怕？
现代芯片内部有上亿个晶体管。时钟沿来的时候，大量门电路同时翻转。电流从几乎为零，瞬间飙升到几十安培。这个变化有多快？
- CPU核心电压1.0V，电流从1A跳到30A
- 上升时间可能只有1-2ns
- di/dt ≈ 15-20 A/ns
你想想看，这么高的di/dt，流过PDN的寄生电感Lparasitic，会产生多大的压降？
核心公式：Vnoise = Lparasitic × (di/dt)
寄生电感1nH，di/dt为10A/ns，噪声电压就是10V！
这就是为什么芯片电源引脚上经常看到几百mV的电压跌落。不是电源不行，是PDN的寄生电感太大了。
2.2.2 瞬态电流的频域特征
瞬态电流不是单一频率的。它的频谱很宽——从DC一直延伸到几百MHz。具体来说：
- 低频部分（<1MHz）：由芯片工作模式切换引起，比如从休眠到全速运行
- 中频部分（1-100MHz）：由时钟频率及其谐波引起
- 高频部分（>100MHz）：由信号边沿的谐波引起
所以PDN的阻抗控制，不能只看一个频点。你得保证从DC到几百MHz，阻抗都低于目标值。
我曾经踩过的坑：一个FPGA项目，只关注了100MHz以下的PDN阻抗，结果芯片在300MHz附近出现大量时序错误。后来用VNA一测，PDN在那个频点阻抗高达2Ω。加了几颗0402的100pF电容才压下去。
2.3 同步开关噪声（SSN）
SSN，也叫同时开关噪声。它跟di/dt有关，但又不完全一样。
2.3.1 SSN的物理本质
当芯片的多个输出同时翻转时，所有驱动器的电流都流经同一个电源/地回路。这个回路的寄生电感上，会产生一个共同的电压降。结果就是——
- 芯片内部的电源电压被拉低
- 地电位被抬升
- 输出信号的逻辑电平发生偏移
我举个例子：一个32位数据总线同时从0翻转到1。每个驱动器需要10mA瞬态电流，总共320mA。如果电源回路的寄生电感是2nH，上升时间1ns，那么产生的噪声电压是：
VSSN = 2nH × (320mA / 1ns) = 640mV
这个噪声会直接叠加在输出信号上。接收端看到的数据，可能就错了。
2.3.2 SSN的影响因素
| 因素 | 影响趋势 | 设计对策 |
|---|---|---|
| 同时翻转的IO数量 | 数量越多，SSN越大 | 分散翻转时间，使用片内去耦 |
| 电源/地回路电感 | 电感越大，SSN越大 | 增加电源/地平面，减少回路面积 |
| 信号边沿速率 | 边沿越快，SSN越大 | 使用可编程 slew rate 控制 |
| 去耦电容的放置 | 离芯片越近，效果越好 | 电容放在芯片背面或紧邻引脚 |
我的建议：对于高速并行总线（DDR、LVDS等），一定要做SSN仿真。别光靠经验估算。我见过一个DDR3设计，仿真显示SSN有450mV，实际测试果然在400mV左右。不加仿真，这板子打样回来就是废的。
2.4 谐振噪声的产生机理
谐振噪声，是PDN里最隐蔽的问题。它不像纹波那样明显，也不像SSN那样直接导致逻辑错误。但它会在某个频点把噪声放大好几倍。
2.4.1 PDN为什么会有谐振？
PDN本质上是一个RLC网络。电源平面和地平面之间形成平板电容，过孔和走线引入寄生电感，电容本身也有ESL和ESR。这些电感和电容组合在一起，就形成了谐振腔。
谐振频率的计算公式很简单：
fres = 1 / (2π × √(L × C))
但实际PDN里有多个谐振点。因为不同位置的寄生参数不一样，电容的安装电感也不同。
2.4.2 谐振的危害
谐振的危害在于——它会在特定频点把PDN阻抗推得很高。如果这个频点正好是芯片的工作频率或谐波，那噪声就会被放大。
我记得一个案例：某通信板卡，在125MHz附近EMI超标。查了半天，发现是PDN在125MHz处有一个谐振峰。电源平面和地平面之间的间距是4mil，介电常数4.5，算出来的谐振频率正好是125MHz。后来在板边加了几个阻尼电阻，把Q值降下来，问题才解决。
2.4.3 如何抑制谐振？
- 增加阻尼——在谐振点附近引入电阻，降低Q值。可以用铁氧体磁珠，或者特意选ESR高一点的电容
- 改变谐振频率——调整电源/地平面的间距或介电常数，让谐振频率避开芯片的工作频点
- 破坏谐振腔——在电源/地平面之间加过孔阵列，或者使用嵌入式电容材料
注意：不要以为多加电容就能解决谐振。电容本身也有ESL，加多了反而可能引入新的谐振点。我见过有人在一块板子上放了200多颗电容，结果PDN阻抗曲线像梳子一样，全是尖峰。
2.5 本章知识体系
下面这张图，把四种噪声源的核心机理、关键参数和设计对策串起来了。你可以把它当作PDN噪声分析的快速参考。
这张图把四种噪声源并列对比。你可以看到，每种噪声的机理、关键参数和对策都不一样。设计PDN时，先判断你的系统里哪种噪声占主导，再对症下药。