4、去耦电容的并联行为：多个电容并联后的阻抗曲线，反谐振点产生原因与危害

好，咱们接着聊。上一章我们看了单个电容的阻抗特性，说白了就是那个经典的「V」字曲线。但实际板子上，你不可能只放一个电容。我们通常是一堆电容并联着用，比如 10μF、0.1μF、0.01μF 各来几个。

那么问题来了：多个电容并联，阻抗曲线是不是就是简单的「叠加」？嗯，没那么简单。这里头有个坑，叫反谐振。我当年第一次做高速板时，就被这个反谐振坑过——板子调了三天，电源纹波就是压不下去，最后发现是电容布局把自己给「谐振」了。

4.1 理想并联：阻抗确实降低了

先看理想情况。如果电容之间没有寄生参数，也没有走线电感，那么并联后的总阻抗就是各电容阻抗的并联值。公式很简单：

Z_total = 1 / (1/Z1 + 1/Z2 + ... + 1/Zn)

因为并联后总容值变大，ESR 也并联变小，所以低频段阻抗确实会降低。高频段呢？多个小电容并联，等效 ESL 也变小了，高频阻抗同样更低。

所以从趋势上看，并联电容确实能拓宽低阻抗频段。这也是为什么我们常说「多用几个小电容并联，比用一个超大电容效果好」。

4.2 现实中的反谐振：当电容们开始「打架」

但现实世界有寄生参数。每个电容都有 ESL 和 ESR，而且电容之间还有 PCB 走线电感。当两个不同容值的电容并联时，它们的自谐振频率（SRF）不同。

举个例子：

• 一个 10μF 的陶瓷电容，SRF 大约在 1MHz 左右
• 一个 0.1μF 的陶瓷电容，SRF 大约在 10MHz 左右

在 1MHz 附近，10μF 电容呈容性，阻抗随频率升高而下降。但 0.1μF 电容呢？在 1MHz 时它还没到 SRF，也是容性。两者并联，没问题。

但在 10MHz 附近呢？10μF 电容已经过了 SRF，变成了感性。而 0.1μF 电容还在容性区。一个感性、一个容性，并联在一起会发生什么？

LC 谐振。

这个谐振点，就是反谐振点。在反谐振频率处，并联网络的阻抗会突然飙升，形成一个尖峰。这个尖峰可能比单个电容的阻抗还高好几倍。

4.3 反谐振的危害：不只是纹波问题

反谐振的危害，我总结为三点：

1. 电源纹波增大：在反谐振频点附近，PDN 阻抗变高，IC 的瞬态电流会在这个频段产生更大的电压波动。
2. EMI 恶化：高阻抗路径会迫使高频电流寻找其他回路，形成共模辐射。我调试过一块 FPGA 板，反谐振点刚好在 125MHz，结果那个频点的辐射超标。
3. 时序裕量下降：电源噪声增大，会直接影响高速信号的抖动和眼图质量。

频段	10μF 电容特性	0.1μF 电容特性	并联结果
1 MHz	容性	容性	低阻抗，正常
5 MHz	接近 SRF	容性	阻抗开始上升
10 MHz	感性	容性	反谐振尖峰
20 MHz	感性	接近 SRF	阻抗下降

4.4 如何避免反谐振？我的几个经验

说实话，完全消除反谐振是不可能的。但我们可以把它控制在可接受范围内。我个人习惯用这几个方法：

• 容值跨度不要太大：比如 10μF、1μF、0.1μF 这样逐级递减，而不是 10μF 直接跳到 0.01μF。跨度越大，反谐振越严重。
• 增加电容数量：同容值多用几个并联，可以降低单个电容的 ESL 贡献，让反谐振尖峰变矮。
• 使用不同封装的电容：比如 0402 和 0603 混用，它们的 ESL 不同，SRF 也会错开，反谐振峰会被「抹平」一些。
• 仿真验证：别靠猜。用仿真工具扫一下 PDN 阻抗曲线，看看反谐振点在哪里、有多高。我一般要求反谐振峰值不超过目标阻抗的 2 倍。

4.5 知识框架：并联电容的行为逻辑

下面这张图，是我自己总结的并联电容行为逻辑。你可以把它当作一个快速检查清单：

4.6 实战建议：别让反谐振毁了你的设计

最后，我给大家几个实操建议：

• 选电容时，先看 SRF：不同容值、不同封装的电容，SRF 差异很大。选型时尽量让相邻容值的 SRF 错开 3 倍以上。
• 布局时，小电容靠近 IC：小电容（如 0.1μF、0.01μF）负责高频去耦，必须紧贴 IC 电源引脚。大电容可以稍远一些。
• 仿真不是万能的，但不仿真万万不能：我见过太多人凭经验选电容，结果板子回来一测，反谐振点正好在关键频率上。花 10 分钟仿真，能省 3 天调试时间。
• 如果反谐振无法避免，加阻尼：在电容支路串联一个小电阻（比如 0.1Ω~1Ω），可以有效抑制谐振尖峰。代价是低频阻抗会略微升高。