2、目标阻抗定义：如何根据芯片电流和电压波动要求计算目标阻抗？

做 PDN 设计，第一个绕不开的概念就是目标阻抗。很多刚入行的工程师喜欢一上来就堆电容，觉得越多越好。我早年也干过这种事——结果板子做回来，纹波还是超标。后来才明白，没有目标，所有努力都是瞎忙活。

目标阻抗，说白了就是 PDN 允许的最大阻抗。它告诉你：电源分配网络到底要做到多“硬”，才能让芯片正常工作。

先想一个问题：芯片为什么需要去耦电容？

因为芯片在工作时，电流是瞬态变化的。比如一个 CPU 从空闲突然进入满载，电流可能在几纳秒内跳变几十安培。这么大的电流变化，如果 PDN 阻抗不够低，就会在电源路径上产生电压波动：

ΔV = Z_PDN × ΔI

电压波动 = PDN 阻抗 × 电流变化量

芯片对电压波动是有容忍度的。比如一个 1.2V 的核电压，允许 ±5% 的波动，那就是 ±60mV。如果 PDN 阻抗是 10mΩ，那么 6A 的电流跳变就会产生 60mV 的压降——刚好到极限。

所以，目标阻抗就是保证电压波动不超过芯片允许范围的最大 PDN 阻抗。

推导其实很简单，就三步：

举个例子：

嗯，这里要注意：ΔI 不是最大电流，而是最大电流变化量。很多新手会直接用最大电流算，结果目标阻抗定得太松，板子做出来纹波超标。

我的经验：如果芯片手册没给 ΔI，可以用最大电流的 50%~80% 估算。保守一点，取 80%。比如最大电流 10A，ΔI 按 8A 算。这样留点余量，心里踏实。

你可能会问：公式这么简单，为什么很多工程师还是做不好 PDN？

因为实际芯片的电流变化不是方波。芯片内部有成千上万个晶体管，它们在不同频率下开关。电流变化是宽频带的——从 DC 到 GHz 都有分量。

所以工程上，我们通常做两个简化：

简化方法	做法	适用场景
单频点法	只算一个目标阻抗值，全频段统一要求	低频数字电路、经验估算
分段法	按频率分段设定不同目标阻抗	高速数字、射频、精密模拟

单频点法最常用。你算出一个 Z_target，然后要求 PDN 在整个关心的频率范围内（通常 DC~几百 MHz）阻抗都低于这个值。简单粗暴，但有效。

分段法更精细。比如低频段（<1MHz）主要靠 VRM 和 bulk 电容，目标阻抗可以松一点；高频段（>10MHz）主要靠小电容和封装，目标阻抗必须很紧。我在做 FPGA 项目时用过这种方法，效果不错，但需要芯片的电流频谱数据——这东西芯片厂商一般不给你。

我曾经踩过的坑：有个项目，芯片手册写允许 ±5% 波动，我按 5% 算了目标阻抗。结果板子回来，高速接口误码率很高。查了半天，发现芯片内部对电源噪声有额外要求——手册没写。从那以后，我算目标阻抗都会再打 50% 的折扣。比如算出来 10mΩ，我按 5mΩ 设计。

目标阻抗不是一个静态值，它是频率的函数。为什么？

因为芯片的电流变化在不同频率下幅度不同。低频段（kHz 级别）电流变化大，但 VRM 和 bulk 电容能提供低阻抗；高频段（MHz~GHz）电流变化小，但封装和 PCB 寄生电感会让阻抗飙升。

所以，目标阻抗曲线通常是“低频松、高频紧”。但工程上为了方便，我们一般画一条水平线——全频段低于某个值。

下面这张图展示了目标阻抗的定义逻辑：

理论讲完了，说点实际的。不同芯片类型，目标阻抗大概在什么范围？

芯片类型	典型电压	允许波动	典型 ΔI	目标阻抗
低速 MCU	3.3V	±5% (330mV)	0.5A	660mΩ
FPGA 核电压	1.0V	±3% (30mV)	10A	3mΩ
高速 SerDes	1.8V	±2% (36mV)	2A	18mΩ
DDR4 VDDQ	1.2V	±3% (36mV)	3A	12mΩ

你看，低压大电流的芯片，目标阻抗往往在 mΩ 级别。这就是为什么现代高速数字板需要那么多电容——不是电容多，是阻抗要求太苛刻了。

我的习惯：拿到芯片手册后，先找两个参数：VDD 容限和瞬态电流。如果手册没给瞬态电流，找 di/dt 或者 slew rate。实在找不到，用最大电流的 60% 估算，然后目标阻抗再打对折。宁可多花点电容钱，也别让板子返工。

最后，我们走一遍完整流程。假设有个 FPGA 项目：

嗯，2.25mΩ。这个值很小。意味着从 VRM 输出到芯片焊盘，整个路径的阻抗不能超过 2.25mΩ。包括 PCB 走线、过孔、电容 ESR、封装寄生……

我建议你把这个值记下来。后面几章我们会反复用到它——怎么用仿真验证、怎么用去耦电容实现、怎么用测量确认。

目标阻抗，就是 PDN 设计的北极星。没有它，你永远不知道自己的设计够不够好。