📚 课程目录第3章高频技术面试问题（一）

扫描链与ATPG：高频问题、回答框架、公司侧重点

扫描链与ATPG是DFT验证工程师笔试与面试的必考模块。面试官通常会从基础概念、工程实现、优化策略、公司实践差异四个维度考察。不同企业对扫描链的关注点不同：Intel更看重物理实现与功耗，海思强调覆盖率和链平衡，NVIDIA则聚焦高速接口的OCC与时序收敛。

  ⚡ 公司侧重点速览

  • Intel：扫描链物理绕线拥塞、低压测试、链衰减

  • 海思：高覆盖率（＞98%）、EDT压缩比、测试时间

  • NVIDIA：高速接口OCC生成、At-speed测试、延迟故障

  • AMD：多层次扫描链、跨时钟域处理、良率诊断

概念	定位	关键指标	常用工具/技术
扫描链	结构DFT基础	链长度、链数量、功耗、拥塞	Synopsys DFT Compiler
ATPG	测试向量生成	故障覆盖率、向量数、测试时间	TetraMAX / FastScan
故障模型	缺陷抽象	SAF、TDF、桥接	SAF最常用，TDF用于At-speed
压缩技术	减少测试数据	压缩比（10x~100x）、X态处理	EDT / OPMISR / X-compact

📐 回答框架提示：扫描链与ATPG类问题的回答路径可遵循“定义目的 → 基本原理 → 实现流程 → 优化策略 → 公司实践差异”的5步结构。面试官通过追问细节判断你的深度。

面试官考察点：是否理解扫描链的本质（可控/可观），以及其与功能测试的对比优势。
回答框架：
1. 定义：将普通FF替换为扫描FF并串接成链。
2. 目的：在测试模式下通过SI/SO保证内部节点可控可观。
3. 效果：大幅提升故障覆盖率，降低ATE测试复杂度。
简短示例回答：扫描链通过将每个触发器替换为带MUX的扫描触发器，测试时串联成一条链。利用SI输入测试数据、SO输出捕获响应，使得芯片内部逻辑在测试下完全可控、可观，从而将故障覆盖率从10%左右提升至95%以上。这是现代DFT最基础的结构。
可能追问：扫描链对芯片性能有什么影响？如何减少扫描链的功耗？
避坑提醒：不要只背诵定义，要主动说明扫描链是为了解决“内部节点无法直接测试”的问题。避免遗漏“扫描使能SE”和“扫描输入SI/输出SO”的术语。

面试官考察点：对测试理论基础的理解深度，以及不同故障模型的适用场景。
回答框架：
1. 列举主流故障模型：SAF、TDF、桥接故障、开路故障等。
2. 说明最常用的是SAF（固定0/1故障）。
3. 原因：模型简单、算法成熟、覆盖绝大多数制造缺陷。
简短示例回答：常用故障模型包括固定故障（SAF）、过渡故障（TDF）、桥接故障等。最基础且应用最广的是SAF，因为它将物理缺陷抽象为节点逻辑固定为0或1，复杂度可控，ATPG工具能高效生成向量。对于时序测试则需补充TDF模型。
可能追问：过渡故障的测试向量生成与SAF有何不同？为什么桥接故障很少直接用于大规模芯片？
避坑提醒：不要只说SAF，要展现出对不同模型适用场景的了解。避免将“缩短测试时间”作为选择SAF的唯一原因，更关键的是算法效率。

面试官考察点：工程思维——是否关注覆盖率、测试时间、物理约束等多维指标。
回答框架：
1. 核心指标：故障覆盖率、测试向量数、测试时间、扫描链长度、功耗。
2. 优化方向：EDT压缩降低向量数；链平衡减少最长链；X态遮蔽提升覆盖率；低功耗扫描模式。
简短示例回答：主要指标包括故障覆盖率（目标＞95%）、测试向量数、测试时间、扫描链长度及物理拥塞。优化方向有：使用EDT实现高压缩比（10x~50x）；平衡各链长度以降低测试时间；插入X态处理逻辑提升有效覆盖率；低功耗模式通过门控时钟降低测试功耗。
可能追问：压缩比过高会引入什么问题？如何诊断覆盖率低的原因？
避坑提醒：不要只提覆盖率，测试功耗和物理实现（绕线拥塞）也是面试官常关注的痛点。回答时最好结合Intel或海思的实践案例增加说服力。

⚠️ 常见失分点
• 对扫描链类型（muxed-D、LSSD）不加区分
• 认为ATPG等于工具操作，忽略故障模型选择逻辑
• 只讲理论，不与具体芯片规模/工艺结合