第1章：岗位能力画像与简历优化模板
DFT（Design for Test）验证工程师是芯片开发中连接设计与测试的关键角色。面试官通过考察你对扫描链、ATPG、BIST、JTAG等技术的理解深度，评估你能否在量产前发现并隔离制造缺陷。本章梳理核心能力画像、大厂侧重点和典型面试问答，帮助你有针对性地打磨简历与回答。
- 必填：扫描链设计、ATPG流程（TetraMAX/ATPG）、JTAG协议
- 加分：BIST（MBIST/LBIST）、ATE机台操作（UltraFLEX/V93000）、脚本（Python/Perl/TCL）
- 高阶：层次化DFT、低功耗测试、良率分析
大厂DFT岗位侧重点对比
| 公司/方向 | 核心关注领域 | 常见面试题型 |
|---|---|---|
| 华为海思 | 大型SoC、层次化DFT、低功耗 | 如何实现多时钟域扫描链？如何降低测试功耗？ |
| 高通 | 高性能SoC、ATE调试、良率提升 | ATE fail log分析步骤；如何提高测试覆盖率？ |
| 联发科 | 消费电子、MBIST、成本优化 | BIST与扫描链的协同；如何减少向量数量？ |
| 英伟达 | GPU、高速接口、边界扫描 | JTAG链拓扑设计；高速扫描链时序收敛 |
| 阿里平头哥 | 定制芯片、AI芯片、DFT自动化 | 脚本自动化扫描链插入；如何做DFT sign-off？ |
🎯 面试问题 1：请描述DFT验证工程师的主要职责。
面试官考察点：是否理解DFT在芯片全流程中的位置，是否具备系统观。
回答框架：从设计阶段→验证阶段→量产阶段分步阐述，强调与前端设计及ATE测试的协作。
示例回答：“主要负责芯片可测性结构的设计与验证，包括扫描链插入、ATPG向量生成、边界扫描调试。在验证阶段通过仿真确保扫描路径正确，覆盖率达标；在量产阶段协助ATE工程师定位失效原因，提升良率。”
可能追问：“你参与过的项目中，扫描链覆盖率和故障覆盖率分别是多少？” “如何协调前端设计修改与DFT插入的顺序？”
避坑提醒：不要只罗列工具名称，要突出“为什么做”和“如何验证”。避免说“我只负责跑脚本”。
🎯 面试问题 2：什么是扫描链？如何验证扫描链的正确性？
面试官考察点：对扫描链基本概念和验证方法的掌握，是否具备debug思路。
回答框架：先定义扫描链（用FF构成Shift register），再分三步验证：结构检查（DRC）、功能仿真（shift/capture模式）、后仿真时序检查。
示例回答：“扫描链是将寄存器串联成移位寄存器，实现测试向量输入与响应输出。验证时先过DRC排除短路开路，再仿真shift模式检查数据能否正确传输，最后在capture模式下验证捕获路径时序满足要求。”
可能追问：“lockup latch作用是什么？” “如果有scan chain violation（如时钟域交叉），你如何修改？”
避坑提醒：避免只说“跑仿真”，要具体说明检查哪几个信号（scan_in, scan_out, scan_en）。不要忽略时序概念。
🎯 面试问题 3：ATPG中的故障模型有哪些？如何选择？
面试官考察点：对故障模型的理解深度，以及对测试成本与覆盖率的权衡。
回答框架：列举常见故障模型（stuck-at、transition、path delay、bridging等），说明各自的检测目标和复杂度，根据设计类型（逻辑、高速接口、存储）选择。
示例回答：“最常用是stuck-at故障模型，覆盖逻辑门的固定故障；transition模型检测时序问题；path delay针对高速路径。实际项目先用stuck-at达高覆盖率，再用transition补漏，存储块走MBIST。选择依据是设计类型和测试成本。”
可能追问：“为什么transition模型测试向量比stuck-at多？” “如何判断path delay模型是否必要？”
避坑提醒：不要认为只用stuck-at就够了；要提到实际项目会组合多种模型。避免回答过于理论，最好结合项目例子。