第四章：内建自测试（BIST）面试问题

BIST 是 DFT 核心模块，包含存储器 BIST (MBIST) 和逻辑 BIST (LBIST)。面试官常从算法选择、故障模型、覆盖率计算、设计插入流程等角度考察。掌握通用回答框架和高频追问，能快速展现工程深度。

BIST 问题 MBIST 核心 March 算法 故障模型 LBIST 核心 PRPG + MISR 覆盖率评估 回答框架：选型→原理→实现→指标
💡 回答思路：面对 BIST 问题时，先明确提问范围（MBIST / LBIST / 通用），然后按“算法/结构→故障类型→覆盖率→插入流程”四步展开，最后补充实际项目中的权衡点。

面试问答卡片

🎯 面试问题

请介绍常见的 MBIST 算法及其对应的故障覆盖能力。

面试官考察点：是否理解 March 算法族的设计动机、不同算法对静态/动态故障的覆盖差异、能否结合实际工艺节点选择。

回答框架

  1. 分类说明：March C-、March SR、March 13N 等常见算法
  2. 故障映射：SAF、TF、AF、CF 分别由哪些 March 元素覆盖
  3. 实际选择：根据存储器类型（单口/双口/寄存器堆）和面积开销决定

示例回答

“常用 MBIST 算法如 March C- 可覆盖 SAF、TF、AF 及部分 CF；对于动态故障，我会选用 March SR 或 March 13N。在 7nm 项目中，因漏电流增大，额外加入行锤亲测向量，使故障覆盖率提升至 98.5%。”（87 字）

可能追问

  • March C- 不能覆盖哪些故障？如何补充？
  • 双端口 RAM 的 MBIST 算法如何调整？
  • 如何验证 MBIST 硬件逻辑自身没有故障？
⚠️ 避坑提醒：不要只念算法名称，要说出为什么选这个算法；避免误以为 March C- 全覆盖，实际它无法检测所有 CF。

🎯 面试问题

逻辑 BIST (LBIST) 如何实现？其故障覆盖率通常比 ATPG 低，你是如何折中的？

面试官考察点：对伪随机测试原理的理解、是否掌握覆盖率优化方法（加权随机、重新播种、测试点插入）、工程权衡能力。

回答框架

  1. 基础结构：PRPG 生成伪随机向量，MISR 压缩响应
  2. 覆盖率瓶颈：随机抵抗故障、时序路径深、X 态屏蔽
  3. 提升手段：测试点插入（TPI）、重播种（Reseeding）、X 态容忍 MISR

示例回答

“LBIST 通过 PRPG 生成伪随机向量，MISR 做响应压缩。覆盖率通常比 ATPG 低 10-15%。我在项目中通过插入 120 个测试点和 8 轮重播种，将覆盖率从 85% 提升到 93%，同时控制面积增量在 3% 以内。”（87 字）

可能追问

  • 如何选择测试点位置？
  • MISR 的种子如何确定？
  • LBIST 与 ATPG 如何协同以保证最终质量？
⚠️ 避坑提醒：不要只说“覆盖率低也没办法”，要主动给出优化方案；注意区分硬件内建测试与软件自检。

🎯 面试问题

在芯片量产测试中，BIST 的故障覆盖率如何计算和验证？

面试官考察点：覆盖率公式细节、仿真与实测一致性、是否考虑测试链本身故障、能否处理 unknown (X) 状态。

回答框架

  1. 计算基础：检测到的故障数 / 可测故障总数（排除冗余故障）
  2. 仿真验证：VCS + TetraMax 对 BIST 网表做 fault simulation
  3. 实测修正：ATE 上回读 BIST pass/fail 信号，和诊测覆盖率对比

示例回答

“覆盖率 = detected faults / (total faults – undetectable faults)。我使用 Synopsys TetraMax 对 MBIST 网表进行 fault simulation，得到 97.2%。在 ATE 上对比了 500 片样本，实测诊断结果与仿真偏差小于 0.5%，确认方法有效。”（93 字）

可能追问

  • 如何处理 X 态导致的覆盖率回退？
  • 如何区分 BIST 逻辑自身故障和被测电路故障？
  • 实测覆盖率低于仿真值，排查思路是什么？
⚠️ 避坑提醒：不要忽略冗余故障的排除；避免将仿真覆盖率直接当作最终指标，必须考虑测试约束和 X 态。

项目案例实战模板

项目名称：12nm AI 加速芯片 BIST 实现与覆盖率优化

业务背景面向云端推理的 AI SoC，内含 64 个 SRAM 宏（总容量 32Mb）及大量控制逻辑，需要同时支持 MBIST 和 LBIST 以满足汽车级可靠性（DPPM < 200）。
规模指标单元数：3.2M 逻辑门 + 64 个 SRAM；BIST 面积开销：3.8%；测试时间：MBIST 0.2ms，LBIST 1.5ms。
技术栈Tessent MBIST/LBIST, VCS fault simulation, TetraMax, ATPG + BIST 混合方案, OCC (On-Chip Clock Controller) 用于 at-speed 测试。
核心难点① 双端口 SRAM 适配 March 算法；② X 态在 MISR 中传播导致 1.2% 覆盖率损失；③ 面积预算限制下测试点插入位置优化。
面试高频追问“如何解决双端口 RAM 的读写冲突？” “MISR 的 X 态容忍设计用了什么寄存器？” “怎么权衡 test point 数量和面积？”
可迁移回答话术“遇到双端口 RAM 时，我选择了 March SR 算法并将两端口独立控制，通过硬件握手避免同时读写。针对 X 态，在 MISR 前加入 X-block module，对 X 态按随机屏蔽处理，最终覆盖率损失从 1.2% 降至 0.3%。”
📌 面试加分点：BIST 面试中主动说出故障类型与算法对应表、覆盖率提升的具体手法、量产测试时 BIST 与 ATE 的配合方式，会让面试官觉得你既有理论又能落地。
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