第2章 DFT基础概念与核心原理面试问答
本章聚焦：扫描链、BIST、Boundary Scan、ATPG 四大 DFT 核心概念的面试问答。这些是 DFT 岗位面试的“必考题”，面试官通过这些问题考察候选人的基础功底、工程思维和项目经验迁移能力。
面试黄金框架：掌握“定义→原理→应用→权衡→项目”的五步回答法，从容应对 DFT 基础类问题。
2.1 面试问答卡片
📌 问题1：请解释扫描链的基本原理及其在DFT中的作用。
🎯 面试官考察点
- 是否理解扫描链的核心机制（扫描触发器、模式切换）
- 能否清晰说明扫描链如何提升可控性和可观性
- 是否了解扫描链带来的面积与时序开销
🧩 回答框架
- 定义：扫描链是将普通触发器替换为扫描触发器，在测试模式下连成移位寄存器
- 原理：正常模式功能运行，测试模式通过 scan_in 加载向量，scan_out 观察响应
- 作用：解决时序电路内部节点不可直接测试的难题
- 权衡：面积开销约 10–15%，增加测试时间，影响关键路径时序
💬 示例回答：“扫描链将普通触发器替换为扫描触发器，在测试模式下连接成移位寄存器，通过扫描输入加载测试向量、扫描输出观察响应。它使时序电路内部节点变得可控可观测，解决了功能测试覆盖率低的难题，但会带来约 10–15% 的面积开销和一定时序影响。”
🔁 可能追问
- 扫描链有哪些类型？（Mux-D 型 / LSSD 型）
- 如何确定一条扫描链的长度和数量？
- 扫描链压缩技术（XOR 压缩、MISR）的原理是什么？
- 扫描链故障如何诊断？（scan chain diagnosis）
⚠️ 避坑提醒：不要只背诵定义，要结合芯片规模（触发器数量、时钟域）说明实际成本。面试官关注的是“你知道扫描链在真实项目中怎么用、代价是什么”。
📌 问题2：什么是 BIST？它如何实现对芯片的自测试？
🎯 面试官考察点
- 是否理解 BIST 的架构（TPG、ORA、控制器）
- 能否说明 BIST 的适用场景（存储器、高速接口）
- 是否了解 BIST 与扫描链的协同关系
🧩 回答框架
- 定义：BIST 在芯片内部集成测试向量生成器 (TPG) 和响应分析器 (ORA)
- 原理：BIST 控制器启动 TPG 产生向量，ORA 比较实际响应与期望值
- 应用：Memory BIST、Logic BIST、高速接口 BIST
- 权衡：减少 ATE 依赖，支持在线测试；但增加约 5% 面积，覆盖率略低于 ATPG
💬 示例回答：“BIST 在芯片内部集成 TPG 和 ORA，使芯片能够自测试。测试时控制器启动 TPG 产生测试向量，ORA 比较响应与期望值。最常用于存储器 BIST 和高速接口 BIST，能显著降低对 ATE 的依赖，但会带来约 5% 的面积开销，且逻辑 BIST 覆盖率通常低于 ATPG。”
🔁 可能追问
- Memory BIST 的 March 算法有哪些？（March C-、March SR 等）
- Logic BIST 的伪随机向量如何保证覆盖率？
- BIST 和扫描链如何配合实现更高测试效率？
- BIST 的功耗和热管理问题如何处理？
⚠️ 避坑提醒：不要只讲 BIST 优点，面试官期望你主动讨论面积开销和覆盖率折衷。提到“BIST 适合高频模块但逻辑 BIST 覆盖率需配合 ATPG 补充”会加分。
📌 问题3：ATPG 的目标是什么？Boundary Scan 在板级测试中有什么作用？
🎯 面试官考察点
- 是否理解 ATPG 的核心目标（高覆盖率 + 最小向量数）
- 能否说明 Boundary Scan 的 IEEE 1149.1 标准及板级价值
- 是否了解 ATPG 故障模型与算法选择
🧩 回答框架
- ATPG 目标：自动生成测试向量，以最小向量数达到最高故障覆盖率（>95%）
- ATPG 算法：D 算法、PODEM、FAN，基于 stuck-at / transition 故障模型
- Boundary Scan 定义：基于 JTAG (IEEE 1149.1)，在 I/O 周围插入边界扫描单元
- 板级作用：互联测试、芯片隔离、在线编程，是系统级测试的关键
💬 示例回答：“ATPG 的目标是自动生成测试向量，用最少的向量数达到最高的故障覆盖率，通常 >95%。Boundary Scan 基于 JTAG 标准，在芯片 I/O 周围插入边界扫描单元，实现板级互联测试和芯片功能隔离，是系统级测试和调试的核心方法。”
🔁 可能追问
- ATPG 主要故障模型有哪些？（stuck-at、transition、bridging）
- D 算法和 PODEM 的核心区别是什么？
- Boundary Scan 的指令寄存器如何设计？
- ATPG 与 EDA 工具（如 TetraMAX）如何配合？
⚠️ 避坑提醒：ATPG 部分不要只堆算法名词，要说明故障模型选择和覆盖率目标；Boundary Scan 要强调板级应用价值而非仅讲 JTAG 接口，面试官关注的是“你怎么用它解决系统测试问题”。
2.2 项目案例模板
项目名称：高性能 AI 推理芯片 DFT 设计
| 业务背景 | 28nm 工艺，高性能 AI 推理芯片，要求测试覆盖率 ≥95%，同时控制测试成本与时间 |
| 规模指标 | 芯片面积 200mm²，扫描链 32 条，触发器约 800 万，测试向量 10 万+ |
| 技术栈 | Synopsys DFT Compiler、TetraMAX、VCS 仿真、JTAG (IEEE 1149.1) |
| 核心难点 | 高速接口 (HBM2E / PCIe Gen4) 测试覆盖、低功耗模式扫描链设计、测试时间压缩 |
🔁 面试高频追问
- 如何确定扫描链的数量和每条链的长度？
- 异步时钟域的扫描链如何设计和验证？
- BIST 与扫描链在项目中如何协同分工？
- 测试覆盖率未达标时，你的诊断和优化步骤是什么？
💡 可迁移回答话术：“在该项目中，我们采用基于时钟域和功耗域的扫描链划分策略，将 32 条扫描链按高/低频模块分组；针对 HBM2E 高速接口引入 LBIST + 插扫混合方案，最终将测试覆盖率提升至 96.5%，同时测试时间控制在行业基准线以内。对于异步时钟域，我们通过 CDC 同步单元隔离，在测试模式下统一使用测试时钟。”