3. 缺陷分类与基础概念：点缺陷、线缺陷、面缺陷、体缺陷

宽禁带半导体（如GaN、SiC、AlN、Ga₂O₃等）材料的器件性能高度依赖于晶体质量。与硅材料相比，宽禁带半导体往往缺乏高质量的同质衬底，异质外延过程中引入的高密度缺陷成为限制器件可靠性、导热性和寿命的关键因素。缺陷并非均匀分布的“杂质”，而是具有明确维度特征的结构不连续性。按照几何维度，晶体缺陷可分为四类：点缺陷（零维）、线缺陷（一维）、面缺陷（二维）和体缺陷（三维）。理解这四类缺陷的定义、形成机制及其对器件性能的影响，是进行缺陷检测与分析的前提，也是后续章节中各类表征技术（如TEM、CL、XRT、PL）选型与判读的理论基础。

3.1 点缺陷：零维晶格扰动

3.1.1 核心原理与类型

点缺陷是发生在单个或少数几个晶格位置上的局部结构扰动，在三维方向上尺寸均小于晶格常数。宽禁带半导体中常见的点缺陷包括：空位（如V_Ga、V_N）、间隙原子（如Ga_i、N_i）、反位缺陷（如Ga_N、N_Ga）以及杂质替位（如C_N、O_N、Si_Ga）。在SiC中，常见的点缺陷包括Z_1/2中心（双碳空位相关）、EH_6/7中心以及DI缺陷（硅空位-碳间隙对）。点缺陷的形成能通常较低，在高温外延生长或离子注入过程中极易引入。

3.1.2 形成机制

点缺陷的形成主要受热力学平衡控制。在晶体生长温度下，晶格原子振动幅度增大，部分原子脱离平衡位置形成弗伦克尔缺陷（间隙-空位对）或肖特基缺陷（空位对）。此外，非平衡过程如离子注入、干法刻蚀、中子辐照也会大量引入点缺陷。在GaN的MOCVD生长中，C杂质倾向于占据N位（C_N），形成深受主能级；而O杂质则倾向于占据N位形成浅施主。点缺陷的浓度与生长速率、V/III比、温度梯度密切相关。

3.1.3 对器件性能的影响

• 载流子补偿：深受主（如Ga空位）会补偿n型掺杂，导致导通电阻增大。
• 非辐射复合中心：点缺陷作为Shockley-Read-Hall（SRH）复合中心，显著降低少子寿命，影响双极器件（如PiN二极管、IGBT）的导通压降和开关损耗。
• 阈值电压漂移：在GaN HEMT中，栅极下方的点缺陷会捕获电子，导致电流崩塌和阈值电压不稳定。
• 漏电通道：高密度点缺陷可在反向偏压下形成陷阱辅助隧穿（TAT），增加关态漏电。

3.1.4 常见误区

误区一：认为点缺陷浓度越低越好。实际上，某些点缺陷（如N空位）在特定器件中可作为浅施主，适度存在反而有利于降低接触电阻。误区二：将DLTS（深能级瞬态谱）测得的陷阱浓度直接等同于点缺陷浓度。DLTS反映的是电活性缺陷，部分电中性点缺陷（如间隙原子对）无法被DLTS探测，需结合PL或EPR综合判断。

3.2 线缺陷：一维晶格畸变

3.2.1 核心原理与类型

线缺陷即位错，是晶格沿某条线发生滑移或攀移形成的缺陷。宽禁带半导体中最重要的线缺陷是穿透位错（Threading Dislocation, TD），包括刃型位错（burgers矢量垂直于位错线）、螺型位错（burgers矢量平行于位错线）和混合位错。在GaN异质外延中，由于蓝宝石衬底与GaN之间存在约16%的晶格失配，典型TD密度高达10⁸~10¹⁰ cm^-2。SiC同质外延中位错密度较低（10³~10⁴ cm^-2），但基平面位错（BPD）对双极器件退化影响显著。

3.2.2 形成机制

位错的形成主要源于三种机制：晶格失配（异质外延界面处失配位错向表面延伸）、热失配（冷却过程中热膨胀系数差异导致塑性形变）、岛状生长合并（三维岛状生长模式中相邻岛的晶格取向偏差形成位错）。在GaN的侧向外延过生长（ELO）技术中，通过SiO₂掩膜选择性阻挡位错延伸，可将TD密度降低至10⁶ cm^-2以下。

3.2.3 对器件性能的影响

位错类型	典型密度（GaN）	主要影响	敏感器件
刃型位错	108~109 cm-2	漏电通道、载流子散射	HEMT、LED
螺型位错	107~108 cm-2	形成V型坑、降低击穿电压	功率二极管
混合位错	107~108 cm-2	综合影响，核心处悬挂键	所有器件
基平面位错（SiC）	103~104 cm-2	双极退化、堆垛层错扩展	PiN、BJT、IGBT

3.2.4 检测与判断方法

位错的检测通常采用选择性腐蚀（如GaN在熔融KOH中腐蚀后，位错露头处形成六角腐蚀坑）、阴极荧光（CL）（位错处非辐射复合导致暗点）、透射电子显微镜（TEM）（直接观察位错芯结构）以及X射线形貌术（XRT）（无损检测大面积位错分布）。在判读CL暗点密度时，需注意暗点可能同时来源于位错和V坑缺陷，需结合AFM形貌进行区分。

3.3 面缺陷：二维结构不连续

3.3.1 核心原理与类型

面缺陷是沿二维界面延伸的晶格不连续区域。宽禁带半导体中的面缺陷主要包括：堆垛层错（Stacking Fault, SF）、晶界（多晶材料中相邻晶粒的界面）、孪晶界、极性面反转边界（GaN中Ga极性与N极性区域的界面）以及外延层/衬底界面。在4H-SiC中，基平面堆垛层错（BPD-related SF）是导致双极器件性能退化的主要缺陷。

3.3.2 形成机制

堆垛层错的形成与位错的分解反应密切相关。以4H-SiC为例，基平面位错在载流子注入条件下分解为两个部分位错，中间夹着堆垛层错区域。这一过程在双极器件导通时被激活，层错区域扩展导致局部载流子复合增强，形成暗区。GaN中的堆垛层错通常与层错能较低有关，在富N条件下生长时更易形成。晶界则主要出现在多晶或纳米柱状生长的材料中，在单晶外延中较少见。

3.3.3 对器件性能的影响

• 2DEG迁移率退化：AlGaN/GaN异质结界面处的面缺陷会增强界面粗糙度散射，使二维电子气迁移率下降20%~40%。
• 击穿电压降低：堆垛层错区域能带结构畸变，局部电场集中，提前发生雪崩击穿。
• 双极退化：SiC双极器件在长时间导通后，堆垛层错扩展导致正向电压漂移（V_f漂移），严重时器件失效。
• 漏电路径：极性面反转边界处存在高密度悬挂键，形成导电通道。

3.3.4 案例拆解：SiC PiN二极管双极退化

背景：某1200V/10A SiC PiN二极管在持续直流导通测试（100A/cm²，150°C）100小时后，正向压降从1.8V上升至3.2V，器件无法满足应用要求。分析过程：通过电致发光（EL）成像发现，器件有源区出现明显的暗条纹区域，呈三角形扩展。结合TEM截面分析，确认暗条纹对应基平面堆垛层错。进一步通过XRT确认，堆垛层错起源于衬底中的BPD，在载流子注入条件下发生位错分解。解决措施：（1）将衬底BPD密度从2000 cm^-2降低至200 cm^-2（采用更优质的衬底）；（2）在外延层中引入约1μm的缓冲层，有效过滤BPD向有源区延伸；（3）优化器件终端结构，降低边缘电场峰值。结果：改进后器件在相同测试条件下运行1000小时，V_f漂移小于5%。复盘：面缺陷的抑制需要从衬底质量、外延工艺和器件设计三个维度协同解决，单一环节优化难以彻底消除退化风险。

3.4 体缺陷：三维宏观缺陷

3.4.1 核心原理与类型

体缺陷是三维方向上尺寸均超过晶格常数的宏观缺陷，包括微管（Micropipe，SiC中典型的空心管道缺陷）、纳米管（GaN中的V型坑延伸）、空洞（Void）、夹杂物（如SiC中的碳夹杂、GaN中的金属液滴）、裂纹以及划痕。体缺陷通常由生长过程中的不稳定性、衬底表面污染或热应力导致。

3.4.2 形成机制

微管是SiC晶体中最具破坏性的体缺陷，其形成与螺位错的大Burgers矢量有关。当螺位错的Burgers矢量超过临界值时，位错芯处形成中空管道。微管密度是衡量SiC衬底质量的核心指标，现代高质量衬底已将微管密度降低至<0.1 cm^-2。GaN中的V型坑（V-pit）通常起源于穿透位错露头处，在InGaN量子阱生长中因表面迁移率不足而扩展为倒六角锥形坑。空洞则多由外延生长初期的岛状合并不完全或衬底表面颗粒污染引起。

3.4.3 对器件性能的影响

体缺陷类型	典型尺寸	对器件的影响	失效模式
微管（SiC）	直径0.1~5μm	局部电场集中，漏电剧增	击穿电压骤降、热失控
V型坑（GaN）	宽度0.1~1μm	InGaN量子阱厚度不均，发光效率下降	LED光衰、波长漂移
空洞	亚微米~数十微米	机械强度下降，局部过热	器件烧毁、金属化层剥落
碳夹杂（SiC）	数微米	形成肖特基接触异常，漏电通道	器件漏电超标

3.4.4 检测与工程应对

体缺陷的检测相对直观：微管可通过光学显微镜或XRT检测；V型坑可通过AFM或SEM观察表面形貌；空洞和夹杂物可通过超声显微成像或红外透射显微镜检测。在器件制造过程中，体缺陷通常通过KLA缺陷扫描（晶圆级光学检测）进行100%筛查，超过规格的芯片直接报废。

3.5 四类缺陷的关联与综合分析

四类缺陷并非孤立存在，它们之间存在明确的演化关系。点缺陷的聚集可形成位错环（线缺陷）；位错的分解和滑移可产生堆垛层错（面缺陷）；位错芯处的点缺陷沉淀或空洞扩展可演化为体缺陷。在缺陷检测与分析中，应建立“多尺度关联”的思维：当CL检测发现暗点密度异常时，应进一步用TEM确认暗点对应的是位错还是V型坑；当XRT发现微管时，应追溯其源头是衬底缺陷还是外延工艺引入。

在实际工程中，缺陷的容忍度取决于器件类型和应用场景。对于LED，位错密度在10⁷ cm^-2以下即可满足要求；对于功率HEMT，位错密度需控制在10⁷ cm^-2以下且不允许微管存在；对于SiC双极器件，BPD密度必须低于100 cm^-2。因此，缺陷检测的目标不是追求“零缺陷”，而是将缺陷密度和类型控制在器件可靠性允许的范围内。