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数字IC前端设计快速上手:从Verilog到可综合RTL

共计 30 章节
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01
课程导入
数字IC前端设计流程概述 · 课程目标 · 学习路径与工具链概览
课程导入IC
02
Verilog基础语法
模块结构 · 数据类型 · 运算符
Verilog基础语法
03
组合逻辑设计
always块 · assign语句 · case语句
组合逻辑设计always
04
时序逻辑设计
触发器 · 寄存器 · 时钟与复位
时序逻辑设计触发器
05
有限状态机（FSM）
状态编码 · 状态转移图 · 三段式写法
FSM有限状态机
06
可综合与不可综合语法
可综合RTL子集 · 不可综合结构（initial · fork等）
可综合不可综合语法
07
RTL设计规范
命名规范 · 模块划分 · 参数化设计
RTL设计规范
08
同步与异步设计
时钟域 · 异步复位同步释放 · 亚稳态概念及处理
同步异步设计
09
流水线设计
流水线原理 · 吞吐率与延迟权衡 · 实现流水线乘法器或累加器
流水线设计流水线原理
10
接口与总线协议
简单握手协议 · AXI-Lite · APB总线接口的RTL实现
接口总线协议
11
存储器设计
单端口/双端口RAM · FIFO（同步/异步）的RTL实现与…
存储器设计RAM
12
低功耗设计基础
门控时钟 · 操作数隔离 · 功耗评估方法
低功耗设计基础门控时钟
13
可测试性设计（DFT）基础
扫描链 · BIST概念 · 测试点插入
DFT可测试性设计
14
仿真验证基础
Testbench结构 · 激励生成 · 波形查看
仿真验证基础Testbench
15
验证方法学
定向测试与随机测试 · 覆盖率收集 · UVM简介
验证方法学定向测试
16
逻辑综合入门
综合流程 · 约束文件（SDC） · 时序约束（时钟
逻辑综合入门综合流程
17
时序分析基础
建立时间 · 保持时间 · 时序路径
时序分析基础建立时间
18
静态时序分析（STA）
STA工具使用 · 时序例外（false path · multicycle path）
STA静态时序分析
19
形式验证与等价性检查
概念 · 流程 · 在RTL验证中的应用
形式验证等价性检查
20
常见设计错误与调试
仿真与综合不一致 · 竞争冒险 · lint工具使用
常见设计错误调试
21
实战项目一
UART串口收发模块的RTL设计 · 仿真与综合
实战项目一UART
22
实战项目二
SPI/I2C接口控制器设计 · 包括时序状态机与验证
实战项目二SPI/I2C
23
实战项目三
简易CPU（如RISC-V子集）的流… · 涵盖取指 · 译码
实战项目三CPU
24
实战项目四
图像处理模块（如边缘检测）的RTL实…
实战项目四RTL
25
代码质量与可重用性
参数化模块 · 生成语句 · 接口封装
代码质量可重用性
26
版本控制与团队协作
Git在RTL开发中的应用 · 代码评审流程
版本控制团队协作
27
FPGA原型验证
FPGA开发流程 · 资源利用 · 时序收敛技巧
FPGA原型验证
28
ASIC设计流程衔接
从RTL到网表 · 综合后仿真 · 门级仿真
ASIC设计流程衔接
29
面试与职业发展
常见笔试面试题解析 · 项目经验总结 · 技能提升路径
面试职业发展
30
课程总结与进阶方向
回顾核心知识 · 推荐学习资源 · 展望数字IC前端设计趋势
课程总结进阶方向