📚 课程目录第4章时序逻辑设计

4. 时序逻辑设计：触发器、寄存器、时钟与复位，实现计数器、移位寄存器、分频器

时序逻辑是数字IC设计的灵魂。与组合逻辑“输入变化、输出立即响应”不同，时序逻辑的输出不仅取决于当前输入，还取决于电路的历史状态。这种“记忆”能力由触发器（Flip-Flop）这一基本存储单元赋予。在FPGA和ASIC设计中，绝大多数时序逻辑最终都会映射为寄存器（由触发器构成）以及围绕它们的时钟、复位和组合逻辑网络。本章将深入剖析时序逻辑的核心要素，并手把手带你实现计数器、移位寄存器和分频器这三种最典型的时序电路，为后续复杂状态机设计打下坚实基础。

4.1 核心原理：从触发器到寄存器

触发器是时序逻辑的最小存储单元。在数字IC设计中，最常用的是D触发器（D Flip-Flop）。它在时钟上升沿（或下降沿）到来时，将输入端口D的值锁存到输出Q，其余时间Q保持不变。这种“边沿敏感”特性是同步时序设计的基础。一个N位的寄存器（Register）本质上就是N个D触发器共用一个时钟和复位信号，并行地存储N位数据。在Verilog中，我们通常使用 always @(posedge clk) 块来描述寄存器行为。

理解触发器的时序参数至关重要：建立时间（Setup Time） 是数据必须在时钟沿之前稳定的最短时间；保持时间（Hold Time） 是数据在时钟沿之后必须保持的最短时间。如果违反这两个时间约束，触发器就会进入亚稳态（Metastability），输出无法预测，甚至导致整个系统崩溃。因此，在RTL设计阶段，我们就要确保所有信号都通过寄存器同步，避免组合逻辑的毛刺直接驱动时钟或复位端。

  核心要点： 在可综合RTL中，always @(posedge clk) 块内被赋值的变量（reg类型）综合后即为寄存器。组合逻辑应使用 always @(*) 或 assign 语句，两者必须严格区分，否则会导致综合出意想不到的锁存器（Latch）。

4.2 时钟与复位：同步设计的基石

时钟（Clock）是时序逻辑的“心跳”。在FPGA设计中，时钟通常由专用时钟引脚（如MRCC、SRCC）引入，经过全局时钟缓冲器（BUFG）驱动到所有触发器。ASIC设计中则通过时钟树综合（CTS）来保证时钟到达每个触发器的延迟尽量一致。设计时必须避免使用逻辑门产生时钟（门控时钟），除非有严格的低功耗需求并做了相应处理，否则会引入毛刺和时钟偏斜（Skew）问题。

复位（Reset）用于将电路置于已知的初始状态。常见的复位方式有两种：异步复位 和 同步复位。异步复位不依赖时钟，复位信号一旦有效，输出立即清零，但容易受到毛刺干扰；同步复位只在时钟沿采样复位信号，抗干扰能力强，但需要复位信号保持至少一个时钟周期。工程实践中推荐使用异步复位、同步释放（Asynchronous Assert, Synchronous Deassert）策略，既能保证复位立即生效，又能避免复位释放时可能出现的亚稳态。

特性	异步复位	同步复位	异步复位同步释放
复位生效	立即（不依赖时钟）	时钟沿到来时	立即（不依赖时钟）
复位释放	立即（可能产生亚稳态）	时钟沿到来时	同步到时钟沿释放
抗毛刺能力	弱	强	强
资源占用	少	少	需额外同步器（2级触发器）
推荐场景	简单模块、复位信号干净	复位信号由内部逻辑产生	绝大多数ASIC/FPGA设计

4.3 案例拆解：计数器、移位寄存器与分频器的RTL实现

下面我们通过三个经典案例，将理论转化为可综合的RTL代码。这三个电路是数字IC设计中使用频率最高的基础模块。

4.3.1 模N计数器（Modulo-N Counter）

计数器用于统计时钟脉冲个数，是分频器、定时器、地址发生器的基础。以下是一个带同步使能和异步复位的4位模10计数器（计数范围0-9）。

module counter_mod10 (
    input       clk,
    input       rst_n,   // 异步复位，低有效
    input       en,      // 计数使能
    output reg [3:0] cnt  // 计数值
);

// 异步复位
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        cnt <= 4'd0;
    else if (en) begin
        if (cnt == 4'd9)
            cnt <= 4'd0;   // 计数到9后清零
        else
            cnt <= cnt + 1'b1;
    end
end

endmodule

设计要点： 复位信号 rst_n 必须出现在敏感列表 always @(posedge clk or negedge rst_n) 中，这是异步复位的标志。计数器的位宽决定了最大计数值，cnt == 4'd9 是比较逻辑，综合后会产生一个比较器。

4.3.2 移位寄存器（Shift Register）

移位寄存器在时钟驱动下，将数据逐位移动。它广泛应用于串行通信（如UART、SPI）、数据延迟线和伪随机序列生成（LFSR）。下面是一个8位右移移位寄存器，支持并行加载。

module shift_reg (
    input       clk,
    input       rst_n,
    input       load,    // 并行加载使能
    input [7:0] din,     // 并行输入
    input       sin,     // 串行输入
    output reg [7:0] q    // 寄存器输出
);

always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        q <= 8'd0;
    else if (load)
        q <= din;        // 加载并行数据
    else begin
        q <= {q[6:0], sin}; // 右移一位，最低位填入sin
    end
end

endmodule

设计要点： {q[6:0], sin} 是Verilog中的位拼接操作，实现了右移功能。如果希望左移，可以使用 {sin, q[7:1]}。移位寄存器综合后就是一组首尾相连的触发器链。

4.3.3 分频器（Clock Divider）

分频器用于产生更低频率的时钟。在FPGA中，如果只是需要低频信号，更推荐使用计数器产生使能脉冲，而不是直接分频时钟，因为分频后的时钟会占用宝贵的全局时钟资源，且可能引入时钟偏斜。但在某些ASIC设计中，分频时钟是必要的。下面是一个偶数分频器（4分频）的实现。

module clk_div4 (
    input       clk,
    input       rst_n,
    output reg  clk_out
);

reg [1:0] cnt;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        cnt <= 2'd0;
        clk_out <= 1'b0;
    end else begin
        cnt <= cnt + 1'b1;
        if (cnt == 2'd1)   // 当计数到1时翻转
            clk_out <= ~clk_out;
    end
end

endmodule

设计要点： 对于偶数分频，只需用计数器计数到 N/2-1 时翻转输出即可。对于奇数分频（如3分频），需要同时使用时钟上升沿和下降沿产生两个信号，再进行组合逻辑运算，实现占空比50%的输出，这属于进阶技巧。

实战经验： 在FPGA设计中，尽量避免使用分频后的时钟作为其他模块的时钟源。更稳健的做法是：保持全局时钟统一，使用计数器产生一个“时钟使能”（Clock Enable）信号，例如每4个周期产生一个高电平脉冲，用于控制逻辑的更新。这样既实现了分频效果，又保持了同步设计的简洁性。

4.4 常见误区与设计复盘

时序逻辑设计中的错误往往隐蔽且难以调试。以下是初学者最容易犯的几个错误，务必引以为戒。

误区一：在多个always块中对同一变量赋值。 这会导致多驱动问题，综合时报错或产生未知行为。每个reg变量只能在一个always块中赋值。
误区二：敏感列表不完整。 对于组合逻辑，必须使用 always @(*)，否则综合结果与仿真不一致。对于时序逻辑，敏感列表必须包含时钟和异步复位。
误区三：阻塞赋值与非阻塞赋值混用。 在时序逻辑中必须使用非阻塞赋值 <=，在组合逻辑中使用阻塞赋值 =。混用会导致仿真出现竞争冒险。
误区四：忘记处理复位。 所有寄存器都应该有明确的复位值，否则上电后状态未知，仿真时会出现X态。
误区五：将组合逻辑输出直接作为时钟或异步复位。 这会产生毛刺，导致触发器误触发。应通过同步逻辑或专用时钟管理单元（如MMCM/PLL）处理。

风险提示： 在编写分频器时，如果使用 always @(posedge clk or posedge clk_out) 这样的写法，试图用分频时钟作为另一个模块的时钟，这是极其危险的设计。它会破坏全局时钟树的完整性，造成严重的时序收敛问题。请务必使用时钟使能方案替代。

4.5 总结与工程实践建议

本章我们掌握了时序逻辑的三大基石：触发器、时钟和复位，并通过计数器、移位寄存器和分频器三个案例，实践了标准RTL编码风格。请记住以下黄金法则：

同步设计原则： 所有信号尽量由同一个时钟域驱动，跨时钟域必须使用异步FIFO或握手信号。
寄存器输出原则： 尽量让组合逻辑的输出直接连接到寄存器输入，避免输出直接驱动外部引脚，以提高时序性能。
代码风格统一： 一个模块一个时钟，一个always块只描述一种逻辑（纯组合或纯时序）。