3、组合逻辑设计：always块、assign语句、case语句、条件运算符，实现加法器、多路选择器、译码器等

组合逻辑是数字IC前端设计的基石——它不依赖时钟边沿，输出仅由当前输入决定。在Verilog中，描述组合逻辑的语法工具包括assign连续赋值、always @(*)过程块、case分支语句以及条件运算符（三元运算符）。本章将围绕这些核心语法，结合加法器、多路选择器（MUX）、译码器（Decoder）三个经典电路，讲解如何编写可综合、可读性强且无锁存器（Latch）风险的RTL代码。理解这些基础结构，是后续学习时序逻辑、状态机和复杂总线协议的前提。

3.1 核心原理：组合逻辑的建模方式与可综合性

组合逻辑的硬件本质是由逻辑门构成的网络，其输出是输入的纯函数。在Verilog中，描述组合逻辑有三种主要方式，每种方式对应不同的代码风格和适用场景。

建模方式	适用数据类型	典型应用	综合结果
assign 连续赋值	wire	简单算术、逻辑运算、总线拼接	纯组合逻辑门
always @(*) 过程块	reg（组合逻辑中仅作变量）	复杂分支、case语句、多条件判断	组合逻辑（无触发器）
条件运算符 ? :	wire 或 reg	二选一MUX、简单优先级编码	多路选择器

需要特别强调的是，reg类型在组合逻辑中并不代表硬件寄存器。综合工具会根据代码结构判断：如果always块中所有分支都覆盖且没有时钟边沿触发，则综合为纯组合逻辑；如果存在未覆盖分支，则会推断出锁存器——这是初学者最容易犯的错误。

3.2 判断方法与操作流程：从功能描述到RTL映射

将功能需求转化为可综合RTL，需要遵循一套标准化的思考流程。以设计一个4选1多路选择器为例，操作步骤如下：

1. 明确接口定义：确定输入信号（4个数据通道d0~d3，2位选择信号sel[1:0]）和输出信号（y）。
2. 选择建模方式：对于多路选择器，case语句最直观；对于简单二选一，条件运算符更简洁。
3. 编写RTL代码：确保所有sel取值（00,01,10,11）都有对应分支，并添加default兜底。
4. 检查完整性：检查是否所有输入组合都有输出定义，避免锁存器推断。
5. 仿真验证：编写testbench遍历所有输入组合，对比输出是否符合真值表。

// 4选1多路选择器 - case语句实现
module mux4to1 (
    input  wire [3:0] d0, d1, d2, d3,
    input  wire [1:0] sel,
    output reg  y
);
    always @(*) begin
        case (sel)
            2'b00:   y = d0;
            2'b01:   y = d1;
            2'b10:   y = d2;
            2'b11:   y = d3;
            default: y = 1'b0;  // 兜底分支，防止锁存器
        endcase
    end
endmodule

3.3 案例拆解：加法器、多路选择器与译码器的RTL实现

下面通过三个经典电路，对比不同语法在实战中的选择策略。

案例1：全加器——assign与算术运算

全加器实现两个1位二进制数相加并考虑低位进位。其逻辑表达式为：sum = a ^ b ^ cin，cout = (a & b) | (a & cin) | (b & cin)。使用assign语句最简洁：

module full_adder (
    input  wire a, b, cin,
    output wire sum, cout
);
    assign sum  = a ^ b ^ cin;
    assign cout = (a & b) | (a & cin) | (b & cin);
endmodule

对于多位加法器，直接使用+运算符更高效，综合工具会自动优化进位链结构：

module adder_8bit (
    input  wire [7:0] a, b,
    input  wire cin,
    output wire [7:0] sum,
    output wire cout
);
    assign {cout, sum} = a + b + cin;
endmodule

案例2：多路选择器——case与条件运算符对比

对于2选1MUX，条件运算符代码更紧凑；对于多路选择，case语句可读性更强。以下是使用条件运算符的2选1MUX：

module mux2to1 (
    input  wire a, b, sel,
    output wire y
);
    assign y = sel ? a : b;
endmodule

在综合结果上，两种写法都会生成相同的MUX结构，但case语句在分支较多时更易维护，且支持default兜底。

案例3：3-8译码器——case语句的典型应用

译码器将N位输入映射为2^N位独热码输出。使用case语句可以清晰列出所有映射关系：

module decoder_3to8 (
    input  wire [2:0] addr,
    output reg  [7:0] y
);
    always @(*) begin
        case (addr)
            3'b000: y = 8'b0000_0001;
            3'b001: y = 8'b0000_0010;
            3'b010: y = 8'b0000_0100;
            3'b011: y = 8'b0000_1000;
            3'b100: y = 8'b0001_0000;
            3'b101: y = 8'b0010_0000;
            3'b110: y = 8'b0100_0000;
            3'b111: y = 8'b1000_0000;
            default: y = 8'b0000_0000;
        endcase
    end
endmodule

3.4 常见误区与总结复盘

组合逻辑设计中最常见的错误集中在锁存器推断、敏感列表不完整和位宽不匹配三个方面。

误区类型	错误示例	后果	正确做法
锁存器推断	case缺少default分支	综合出Latch，时序分析异常	所有分支覆盖，添加default
敏感列表不完整	always @(a or b)遗漏sel	仿真结果与综合不一致	使用always @(*)
位宽不匹配	8位加法结果赋给4位变量	高位截断，功能错误	使用{cout, sum}拼接

总结复盘：组合逻辑设计的核心在于“用代码精确描述硬件结构”。assign适合数据流建模，always @(*)配合case适合控制流建模，条件运算符适合简单二选一。无论使用哪种语法，都必须保证代码的完整性和可综合性。建议初学者在编写完RTL后，先通过仿真验证功能，再查看综合报告确认没有意外推断出锁存器。掌握这些基础后，后续学习时序逻辑时就能更专注于时钟域设计和状态机控制，而不被语法细节困扰。