📚 课程目录第3章 LVDS电气特性

3、LVDS电气特性：直流参数（VOD、VOCM、VTH）、交流参数（上升/下降时间、偏斜、抖动）及数据速率范围

LVDS（Low-Voltage Differential Signaling，低压差分信号）之所以能在高速互连领域占据重要地位，核心在于其精确的电气定义。无论是FPGA与ADC/DAC之间的数据传输，还是摄像头模组与SoC之间的MIPI CSI-2接口，LVDS的直流工作点决定了信号能否被正确识别，而交流时序参数则直接决定了链路的最高可用速率与误码率。本章将深入拆解LVDS的直流参数（VOD、VOCM、VTH）与交流参数（上升/下降时间、偏斜、抖动），并结合实际工程场景说明如何根据这些参数进行器件选型、PCB设计约束和链路预算分析。

上图从工程视角展示了LVDS链路的核心电气要素。发送端通过3.5mA恒流源驱动100Ω差分阻抗，产生约350mV的典型差分摆幅；接收端则以±100mV的阈值窗口进行判定。直流参数保证了信号在静态下的正确性，而交流参数则决定了信号在高速翻转时的完整性。下面我们将逐一展开这些参数的定义、测量方法及工程影响。

3.1 直流参数：VOD、VOCM、VTH的精确控制

LVDS的直流参数是链路设计的基石。它们不仅决定了信号的噪声容限，还直接影响功耗和电磁辐射特性。理解这些参数，需要从LVDS的电流驱动模式说起。

核心原理：LVDS发送端内部是一个恒流源（典型3.5mA），电流流经接收端的100Ω终端电阻，形成差分电压。由于电流恒定，差分电压VOD = 3.5mA × 100Ω = 350mV（典型值）。共模电压VOCM则由发送端的内部偏置电路决定，通常被设定在1.2V附近，以适应常见的1.8V~3.3V供电系统。

3.1.1 VOD（差分输出电压）

VOD定义为正负输出引脚之间的电压差，即VOD = V_P - V_N。LVDS标准规定VOD的范围为250mV~450mV，典型值为350mV。这个看似简单的参数，在实际工程中需要关注以下三点：

摆幅与功耗的平衡：VOD越大，噪声容限越高，但功耗也相应增加（P = VOD²/R）。在电池供电的便携设备中，应优先选择低摆幅器件（如250mV档），而在工业控制等强干扰环境中，则建议使用接近450mV的摆幅。
温度漂移：恒流源的精度受温度影响，VOD在-40°C~+85°C范围内可能产生±10%的漂移。设计时需确保最差情况下VOD仍大于接收端的VTH（±100mV）加上噪声预算。
测量方法：使用示波器差分探头直接测量V_P与V_N之差。注意探头的地线要尽量短，避免引入共模噪声。测量时应在接收端终端电阻处进行，而非发送端空载状态。

3.1.2 VOCM（共模输出电压）

VOCM是正负输出引脚电压的平均值，即VOCM = (V_P + V_N)/2。LVDS标准规定VOCM范围为1.125V~1.375V，典型值1.2V。共模电压的重要性体现在：

AC耦合时的偏置点：当使用AC耦合电容时，接收端的共模点由接收端自行偏置，此时发送端的VOCM仅影响AC耦合电容的耐压选择。若使用DC耦合，则发送端VOCM必须与接收端输入共模范围匹配。
地电位差容忍度：VOCM的宽范围允许发送端与接收端之间存在±1V的地电位差（Ground Offset）。这在长距离传输或不同设备互连时尤为重要。例如，一个系统使用5V供电，另一个使用3.3V供电，只要共模电压在范围内，DC耦合仍可正常工作。
EMI影响：VOCM的稳定性直接影响共模辐射。如果VOCM波动过大，会导致差分信号中的共模分量增加，进而产生EMI问题。PCB设计时，应在发送端VOCM引脚附近放置100nF去耦电容。

3.1.3 VTH（接收端阈值）

接收端的差分阈值VTH定义为判定逻辑“1”或“0”所需的差分电压临界值。LVDS标准规定VTH = ±100mV，即当V_P - V_N > +100mV时判定为高电平，当V_P - V_N < -100mV时判定为低电平。这个阈值窗口的设计考虑了以下因素：

噪声容限：发送端最小VOD为250mV，接收端阈值仅100mV，因此理论噪声容限为150mV。这150mV需要分配给反射噪声、串扰、电源噪声等。实际设计中，建议预留至少50mV的额外裕量。
迟滞特性：部分接收器内置约20~30mV的迟滞，防止信号在阈值附近抖动时产生振荡。在测量VTH时，应分别测量上升沿和下降沿的阈值，两者之差即为迟滞。
失效保护：当差分线对开路、短路或驱动器处于高阻态时，接收端应输出确定状态。这通常通过内部偏置网络实现，使V_P - V_N ≈ 0V，此时接收端默认输出高电平（或低电平，取决于器件设计）。

直流参数	符号	最小值	典型值	最大值	单位	工程要点
差分输出电压	VOD	250	350	450	mV	温度漂移±10%，需留噪声裕量
共模输出电压	VOCM	1.125	1.2	1.375	V	DC耦合时需匹配接收端范围
差分阈值	VTH	-100	0	+100	mV	含迟滞20~30mV，防抖动
输出失调电压	VOS	—	1.2	—	V	VOCM与1.2V的偏差

经验提醒：在FPGA或ASIC的LVDS IO配置中，通常可以通过软件调整驱动电流强度（对应VOD）和共模电压档位。例如，Xilinx 7系列FPGA的LVDS输出支持2.5mA、3.5mA、4.5mA三档电流选择。在PCB损耗较大的情况下，可适当提高驱动电流以增大VOD，但需注意同时增加的EMI风险。

3.2 交流参数：上升/下降时间、偏斜与抖动

当数据速率超过100Mbps后，交流参数成为决定链路可靠性的主导因素。LVDS的交流参数定义了信号从“0”到“1”翻转过程中的时间特性，直接影响眼图的张开度和误码率。

3.2.1 上升/下降时间（Tr/Tf）

上升时间Tr定义为信号从10%幅度上升到90%幅度所需的时间，下降时间Tf同理。LVDS标准通常规定Tr/Tf在0.5ns~1.5ns之间（20%~80%测量法）。这个参数对信号完整性的影响体现在：

带宽需求：信号的等效带宽约为0.35/Tr（对于一阶系统）。若Tr=1ns，则带宽约350MHz。PCB传输线的损耗（趋肤效应和介质损耗）会随频率增加而加剧，因此过快的Tr会导致高频分量衰减严重，产生码间干扰（ISI）。
EMI辐射：Tr越短，信号的高频分量越丰富，辐射能量越强。在2.5Gbps以上的速率，建议使用展频时钟或降低驱动摆率来抑制EMI。
测量注意事项：使用示波器测量Tr时，探头带宽应至少为信号带宽的3倍。例如，测量1ns的上升沿，示波器带宽应≥1.5GHz。同时，探头的地线应使用弹簧接地，避免地环路引入的振铃。

3.2.2 偏斜（Skew）

偏斜分为两种：差分对内偏斜（Intra-pair Skew）和通道间偏斜（Inter-pair Skew）。

差分对内偏斜：指同一差分对中P与N信号之间的时间差。理想情况下应为0，实际中由于PCB走线长度差、封装不对称等原因，会产生几十皮秒的偏斜。LVDS标准要求差分对内偏斜<50ps。过大的对内偏斜会减小差分信号的有效摆幅，导致眼图高度降低。
通道间偏斜：指并行LVDS通道之间的时间差。例如，一个16位并行LVDS接口，各通道间的偏斜应<200ps。通道间偏斜过大会导致并行数据的建立/保持时间不足，需要增加接收端的FIFO缓冲来补偿。

风险提示：在PCB Layout中，差分对内偏斜可以通过等长布线来控制（通常要求P/N长度差<5mil）。但通道间偏斜则更复杂，它受走线长度、过孔数量、连接器引脚长度差异等多因素影响。对于超过1Gbps的并行LVDS，建议使用源同步时钟方案，并在接收端使用动态相位校准（DPC）技术。

3.2.3 抖动（Jitter）

抖动是信号边沿相对于理想位置的时域偏移。LVDS链路中的抖动主要分为随机抖动（RJ）和确定性抖动（DJ）。

随机抖动（RJ）：由热噪声、散粒噪声等引起，服从高斯分布，通常以RMS值表示。RJ随数据速率增加而累积，且无法完全消除，只能通过提高接收端CDR（时钟数据恢复）的带宽来容忍。
确定性抖动（DJ）：由码间干扰（ISI）、串扰、电源噪声等引起，有界且与数据图案相关。DJ又细分为占空比失真（DCD）、有界不相关抖动（BUJ）等。通过优化PCB阻抗匹配、减少串扰、使用预加重技术，可以有效降低DJ。

工程上，通常用总抖动（Tj）来评估链路性能，Tj = DJ + 14×RJ（对应10⁻¹²误码率）。LVDS标准建议Tj < 0.25UI（单位间隔）。例如，在1Gbps速率下，UI=1ns，则Tj应<250ps。

交流参数	符号	典型值	测量条件	对系统的影响
上升时间	Tr	0.5~1.5ns	20%~80%	决定带宽与EMI
下降时间	Tf	0.5~1.5ns	80%~20%	与Tr不对称导致DCD
差分对内偏斜	Skew_PN	<50ps	P与N边沿差	减小有效摆幅
通道间偏斜	Skew_Ch	<200ps	各通道间	并行数据建立/保持
总抖动	Tj	<0.25UI	BER=10⁻¹²	直接决定误码率

3.3 数据速率范围与链路预算

LVDS标准本身支持从DC到3.125Gbps的数据速率，但实际工程中，不同速率等级对应不同的设计难度和约束条件。

3.3.1 速率分级与典型应用

低速（100Mbps~400Mbps）：这是传统LVDS最舒适的工作区间。PCB走线长度可达数米，对阻抗匹配要求相对宽松（±15%即可）。典型应用包括工业相机接口、PLC背板总线、旧式LCD屏接口。
中速（400Mbps~1Gbps）：需要严格控制走线阻抗（±10%），差分对内等长要求<10mil，建议使用低损耗板材（如FR4-High Tg）。典型应用包括FPGA与高速ADC/DAC互连、视频采集卡。
高速（1Gbps~3.125Gbps）：进入SerDes领域，需要完整的信号完整性设计：阻抗控制±5%、过孔背钻、连接器选型（如SMPM）、可能还需要预加重和均衡。典型应用包括MIPI D-PHY（1.5Gbps/lane）、JESD204B（最高12.5Gbps，但LVDS模式为3.125Gbps）。

3.3.2 链路预算计算实例

假设一个LVDS链路，数据速率1.2Gbps，PCB走线长度10英寸，使用FR4板材（损耗因子0.02），连接器插入损耗0.5dB。我们需要验证该链路是否可行。

链路预算分析：
1. 发送端输出摆幅：VOD = 350mV（典型）
2. PCB走线损耗：FR4在600MHz（1.2Gbps基频）下损耗约0.5dB/inch
   → 总损耗 = 10 inch × 0.5 dB/inch = 5dB
3. 连接器损耗：0.5dB
4. 接收端灵敏度：VTH = 100mV（对应约-11dB相对350mV）
5. 总允许损耗 = 20×log10(350/100) = 10.9dB
6. 实际总损耗 = 5 + 0.5 = 5.5dB
7. 裕量 = 10.9 - 5.5 = 5.4dB → 可行，但需注意反射和串扰

这个计算表明，在1.2Gbps速率下，10英寸FR4走线仍有5.4dB裕量。但如果速率提升到2.5Gbps，基频变为1.25GHz，FR4损耗将增加到约1.2dB/inch，总损耗变为12.5dB，超过10.9dB的预算，此时必须更换低损耗板材（如Megtron6）或缩短走线长度。

实战场景：某工业相机项目，需要将CMOS传感器输出的4通道LVDS信号（每通道840Mbps）传输到FPGA。初始设计使用FR4板材，走线长度8英寸，测试发现眼图闭合严重。通过分析发现：① 差分对内偏斜达到120ps（超标），原因是P/N走线长度差15mil；② 通道间偏斜达到350ps，导致并行数据采样错误。解决方案：① 重新布线，将P/N长度差控制在5mil以内；② 在FPGA内部使用IODELAY对每个通道进行相位微调；③ 将走线宽度从5mil增加到7mil，降低阻抗不连续。修改后，眼图张开度从30%提升到75%，误码率从10⁻⁶改善到10⁻¹²以下。

3.4 常见误区与设计复盘

在LVDS电气特性应用中，工程师常陷入以下误区，导致设计反复或产品可靠性不足。

误区一：盲目追求高VOD。有些工程师认为VOD越大越好，将驱动电流调到最大（4.5mA）。这虽然增加了噪声容限，但同时也增加了功耗和EMI辐射。在2.5Gbps以上速率，过大的VOD还会加剧反射和振铃。正确做法是根据链路损耗计算所需的最小VOD，并留出20%裕量。

误区二：忽略共模电压的DC耦合匹配。当发送端VOCM为1.2V，而接收端输入共模范围仅为0.8V~1.1V时，DC耦合将导致接收端无法正常工作。此时应使用AC耦合电容（典型0.1μF），并在接收端自行偏置到合适的共模点。

误区三：只关注差分对内偏斜，忽视通道间偏斜。对于并行LVDS接口，通道间偏斜往往比对内偏斜更致命。因为对内偏斜只影响单个通道的眼图高度，而通道间偏斜直接影响并行数据的建立/保持时间。设计时应优先保证各通道走线长度差<20mil，并使用源同步时钟。

总结复盘：LVDS电气特性的核心是“电流驱动、差分传输、低摆幅、共模抑制”。直流参数（VOD、VOCM、VTH）决定了信号的静态正确性，交流参数（Tr/Tf、Skew、Jitter）决定了动态可靠性。在实际项目中，建议遵循以下流程：① 根据数据速率和传输距离确定PCB板材和层叠；② 计算链路预算，确定VOD和接收端灵敏度要求；③ 仿真验证差分阻抗、偏斜和抖动；④ 原型测试时，使用示波器测量眼图、浴盆曲线和抖动分解；⑤ 根据测试结果调整驱动电流、预加重或均衡设置。只有将直流与交流参数统一纳入设计考量，才能确保LVDS链路在高速下稳定运行。