2、LVDS基础原理：差分信号定义、电压摆幅、共模电压、电流模式驱动与接收机制

LVDS（Low Voltage Differential Signaling，低压差分信号）自1994年由National Semiconductor提出以来，已成为高速板级互连的事实标准。无论是FPGA与ADC/DAC之间的数据传输、Camera Sensor到SoC的图像链路，还是背板与子卡之间的高速通信，LVDS都以其低功耗、低电磁干扰和高噪声抑制能力占据重要地位。要真正掌握LVDS的PCB设计与抗干扰技巧，首先必须透彻理解其物理层基础：差分信号的本质、电压摆幅与共模电压的定义、电流模式驱动与接收机制。本章将从物理原理出发，结合工程参数与典型场景，帮助学员建立扎实的LVDS底层认知。

上图展示了LVDS物理层信号链路的完整架构。发送端采用电流模式驱动，通过MOS管开关控制3.5mA恒流源的方向，在100Ω终端电阻上产生约350mV的差分电压。接收端通过高输入阻抗比较器检测VP与VN的差值，从而恢复逻辑电平。整个链路中，共模电压稳定在1.2V附近，为信号提供可靠的参考基准。下面我们将逐层拆解每个核心概念。

2.1 差分信号定义：从单端到差分的本质跃迁

差分信号并非简单的“两根线传一个信号”，而是用两根导线上的电压差值来表示逻辑状态。在LVDS中，P线（正极）与N线（负极）上的电压始终围绕共模电压对称摆动。当P线电压高于N线时，接收端判定为逻辑“1”；当P线电压低于N线时，判定为逻辑“0”。这种编码方式的优势在于：外部电磁干扰通常以共模形式同时耦合到两根线上，而接收端只关心差值，因此共模噪声被天然抑制。

与单端信号相比，差分信号在三个维度上实现了质的提升：

• 噪声抑制能力：任何外部干扰（如电源噪声、串扰、地弹）若同时作用于P和N线，其差值不变，接收端不受影响。
• 电磁辐射更低：P和N线上的电流方向相反，产生的磁场相互抵消，对外辐射大幅降低。
• 电压摆幅更小：单端TTL需要0~3.3V摆幅，而LVDS仅需350mV，功耗和电磁干扰显著下降。

2.2 电压摆幅与共模电压：精确的参数边界

LVDS的电压参数由TIA/EIA-644标准严格定义。理解这些参数是进行信号完整性分析和故障排查的基础。

电压摆幅（Vod）由驱动电流（3.5mA）与终端电阻（100Ω）共同决定：Vod = I × R = 3.5mA × 100Ω = 350mV。这个值远小于单端信号的3.3V或2.5V摆幅，因此LVDS的功耗仅为TTL的十分之一左右。共模电压（Vcm）则由驱动器的内部偏置电路决定，典型值为1.2V，它确保P和N线上的电压始终为正，避免信号穿越地平面时产生非线性问题。

2.3 电流模式驱动与接收机制：从原理到工程实现

LVDS发送端采用电流模式驱动，而非电压模式。这意味着驱动器内部是一个恒流源（典型值3.5mA），通过四个MOS管组成的H桥结构控制电流方向。当P端MOS管导通时，电流从驱动器流出，经过P线、终端电阻、N线流回驱动器，在电阻上产生正向压降；反之则产生负向压降。这种设计的关键优势在于：

1. 不受电源电压波动影响：恒流源保证了输出电流的稳定性，即使电源电压在3.0V~3.6V之间波动，Vod仍能保持在350mV±10%范围内。
2. 天然的抗过冲能力：电流模式驱动在切换瞬间不会产生电压过冲，因为电流被恒流源限制，不会像电压模式那样因寄生电容充电而产生振铃。
3. 功耗恒定：无论传输逻辑“0”还是“1”，流过终端电阻的电流始终为3.5mA，功耗为P = I²R = 1.225mW，与信号状态无关。

接收端则是一个高输入阻抗的差分放大器，其输入阻抗通常大于100kΩ，不会对传输线产生负载效应。接收器内部有一个比较器，将VP与VN的差值（Vid）与内部阈值（通常为±100mV）进行比较。当Vid > +100mV时输出逻辑“1”，当Vid < -100mV时输出逻辑“0”。这个100mV的阈值提供了50mV的噪声裕量（相对于350mV的典型摆幅），确保信号在受到一定干扰时仍能正确判决。

2.4 实战场景：FPGA与ADC之间LVDS接口的信号完整性调试

某通信设备项目中，FPGA（Xilinx Kintex-7）通过LVDS接口连接ADC（TI ADS42LB69），数据速率为800Mbps，传输距离约15cm。系统上电后，FPGA接收到的数据出现偶发误码，误码率约1e-7，且随温度升高而恶化。

初步排查与测量：使用差分探头测量ADC输出端的LVDS波形，发现Vod仅为280mV（低于350mV典型值），且P/N波形存在明显的不对称。进一步检查PCB设计文件，发现以下问题：

• P线走线长度为12.3cm，N线走线长度为11.8cm，长度差0.5cm（约对应80ps延时差）。
• 差分对在BGA扇出区域使用了过孔换层，但未在过孔附近添加回流地过孔。
• 终端电阻（100Ω）放置在接收端FPGA内部，而非靠近接收引脚的位置。

分析判断：0.5cm的长度差在800Mbps下会产生约0.064UI的时序偏移，虽然未超过1UI的容限，但叠加过孔阻抗不连续和终端电阻位置不当，导致信号完整性裕量不足。温度升高时，驱动器输出电流略有下降，Vod进一步降低，误码率随之恶化。

优化措施：

1. 将P/N线长度差控制在2mm以内（对应约32ps延时差），在布线阶段使用蛇形线补偿。
2. 在过孔换层位置添加3个回流地过孔，确保返回电流路径连续。
3. 将终端电阻从FPGA内部移至靠近接收引脚处（距离小于5mm），减少stub效应。
4. 在ADC输出端串联22Ω电阻（与驱动器输出阻抗叠加，匹配100Ω差分阻抗）。

结果对比：优化后，Vod恢复至345mV，P/N波形对称性明显改善，误码率降至1e-12以下，且通过-40℃~+85℃温度循环测试。

2.5 常见误区与设计复盘

在LVDS基础原理的学习和工程实践中，以下误区需要特别警惕：