3、SerDes 系统概述：架构、调制与均衡技术

高速串行链路（SerDes，Serializer/Deserializer）是当代数据中心、通信设备与高性能计算系统中实现板级、芯片间及长距离互连的核心物理层技术。在信号完整性（SI）工程中，理解SerDes系统的工作机制是进行通道设计、仿真分析与故障定位的前提。本章将系统梳理SerDes的典型架构、PAM4与NRZ调制方式的差异、发送端与接收端的均衡技术原理，以及链路预算与通道指标的计算方法，帮助学员建立从芯片引脚到通道建模的完整工程视角。

3.1 SerDes 系统架构与信号链路

SerDes 的核心功能是将宽并行数据转换为高速串行数据流进行传输，再在接收端恢复为并行数据。一个完整的 SerDes 链路包含发送端（TX）、物理通道（Channel）和接收端（RX）三个主要部分。发送端负责并行数据的串行化、编码（如 8b/10b、64b/66b 或 128b/130b）以及发送均衡处理；物理通道包括 PCB 走线、过孔、连接器、电缆等无源介质；接收端则执行时钟恢复、均衡、判决与解串操作。

从信号完整性角度看，理解 SerDes 架构的关键在于识别信号路径中的每一个不连续点。发送端的输出阻抗、封装寄生参数、PCB 走线的特性阻抗偏差、过孔的残桩效应、连接器的接触阻抗，以及接收端的输入阻抗，都会引起反射与损耗。在仿真中，通常将 TX 建模为带输出阻抗的电压源，将 RX 建模为输入阻抗与接收均衡网络的组合，而通道则使用 S 参数或 W-element 模型描述。

3.2 PAM4 与 NRZ 调制方式对比

NRZ（Non-Return-to-Zero）即 PAM2，每个符号周期（UI）传输 1 bit 信息，使用高、低两个电平表示逻辑 1 和 0。PAM4（Pulse Amplitude Modulation 4-Level）每个符号周期传输 2 bit 信息，使用四个等间隔电平（如 0、1/3、2/3、1 归一化幅度）表示 00、01、11、10 四种符号。PAM4 的主要优势在于相同波特率下数据吞吐量翻倍，或在相同数据速率下将符号率减半，从而降低对通道带宽的要求。

然而，PAM4 的代价是信噪比（SNR）显著下降。在相同峰值电压摆幅下，PAM4 的相邻电平间距仅为 NRZ 的 1/3，理论上 SNR 降低约 9.5 dB（20log₁₀(3)）。这意味着 PAM4 链路对噪声、串扰和反射的容忍度更低，必须依赖更强大的均衡技术和前向纠错（FEC）来维持可接受的误码率（BER）。

在实际工程中，选择 PAM4 还是 NRZ 取决于系统速率目标、通道长度、功耗预算和成本约束。例如，在 25Gbps 速率下，NRZ 仍可借助优质 PCB 材料（如 Megtron6）和均衡技术实现 30 英寸以上的传输；而在 112Gbps 速率下，PAM4 几乎是唯一可行的调制方案，但需要配合 DSP 架构的接收机。

3.3 发送端与接收端均衡技术

均衡技术的本质是对通道的频率响应进行补偿。通道的插入损耗随频率升高而增大，导致信号的高频分量衰减远大于低频分量，产生码间干扰（ISI）。均衡器通过在发送端或接收端提升高频增益或衰减低频分量，使信号经过通道后整体频率响应趋于平坦。

3.3.1 发送端 FFE（前馈均衡）

FFE 在发送端实现，通过对当前符号及其前后相邻符号进行加权叠加，产生预加重或去加重效果。预加重提升高频分量幅度，而去加重保持高频分量不变但降低低频分量幅度。FFE 的抽头系数（tap coefficients）通常由接收端通过握手协议反馈给发送端进行自适应调整。FFE 的优点是实现简单、不放大噪声，但受限于发送端摆幅限制，补偿能力有限。

3.3.2 接收端 CTLE（连续时间线性均衡）

CTLE 是接收端的模拟线性均衡器，通常由有源或无源高通滤波器实现。CTLE 在低频段提供较低增益，在高频段提供较高增益，从而补偿通道的低通特性。CTLE 的增益峰值频率和峰值增益可通过寄存器配置。CTLE 的局限性在于它同时放大了高频噪声和串扰，因此增益不宜设置过高。

3.3.3 接收端 DFE（判决反馈均衡）

DFE 是一种非线性均衡器，它利用之前判决的符号来消除当前符号的后标（post-cursor）ISI。DFE 的核心优势在于它不放大噪声，因为反馈信号是数字判决结果而非模拟信号。DFE 通常包含多个抽头（如 1~5 个），每个抽头对应一个 UI 延迟的反馈系数。DFE 的局限性在于无法消除前标（pre-cursor）ISI，且存在错误传播风险。

3.4 链路预算与通道指标

链路预算是 SerDes 系统设计中的核心量化工具，用于评估从发送端到接收端整个信号链路的裕量。链路预算的基本公式为：

链路裕量 = TX 输出摆幅 - 通道插入损耗 - 串扰预算 - 噪声预算 + 均衡器增益 - 接收机灵敏度

其中，TX 输出摆幅通常以 mVpp（差分峰峰值）表示，如 800mVpp；通道插入损耗以 dB 表示，在奈奎斯特频率（Nyquist Frequency，即符号率的一半）处评估；串扰预算包括近端串扰（NEXT）和远端串扰（FEXT）；噪声预算包括热噪声、电源噪声和抖动引起的幅度噪声。

通道指标是链路预算的输入参数，主要包括：

• 插入损耗（IL）： 通道的 S21 参数，反映信号幅度随频率的衰减。通常要求 IL@Nyquist 小于某个阈值（如 -20dB）。
• 回波损耗（RL）： 通道的 S11 参数，反映阻抗匹配程度。RL 越差，反射越严重，通常要求 S11 小于 -10dB。
• 串扰（XTALK）： 包括 NEXT（S31/S41）和 FEXT（S32/S42），反映相邻通道的干扰。通常要求串扰幅度低于信号幅度 30dB 以上。
• 眼图指标： 眼高（Eye Height）、眼宽（Eye Width）、抖动（Jitter）等，是接收端信号质量的直接度量。

3.5 案例拆解：25Gbps NRZ 背板链路预算分析

某数据中心交换机项目需要设计一条 25Gbps NRZ 背板链路，传输距离为 20 英寸，使用 Megtron6 板材。初始设计采用直连走线，未考虑均衡优化。在仿真验证阶段，发现接收端眼高仅为 12mV，远低于 50mV 的设计目标。

分析过程： 首先提取通道 S 参数，在 12.5GHz（Nyquist 频率）处测得插入损耗为 -18.5dB，回波损耗在 8GHz 处出现 -6dB 的谐振峰。进一步检查发现，谐振峰源于连接器附近的过孔残桩效应。同时，相邻通道的 FEXT 在 12.5GHz 处达到 -22dB，超出预算。

优化措施：

1. 对过孔进行背钻处理，将残桩长度从 12mil 缩短至 3mil，消除谐振峰。
2. 调整连接器区域的走线间距，从 0.5mm 增大至 0.8mm，降低 FEXT 约 4dB。
3. 在发送端启用 3-tap FFE，预加重系数设置为 [-0.15, 0.85, -0.10]，补偿高频损耗。
4. 在接收端配置 CTLE 峰值增益为 6dB，峰值频率为 12GHz。

结果对比： 优化后，IL@12.5GHz 改善至 -15.2dB，FEXT 降至 -26dB，接收端眼高提升至 48mV，眼宽达到 0.62UI，BER 预估从 1e-6 改善至 1e-12 以下。

复盘经验： 本案例表明，链路预算不是简单的加减法，而是需要结合通道仿真、均衡器建模和工艺约束进行迭代优化。建议在项目初期建立完整的链路预算表，明确各环节的裕量分配，并在仿真中逐步验证。

3.6 常见误区与设计总结

在 SerDes 系统设计中，工程师常陷入以下误区：

• 误区一： 只关注插入损耗而忽略回波损耗。实际上，回波损耗引起的反射会在接收端产生额外的 ISI，且难以通过均衡完全消除。
• 误区二： 认为 PAM4 的均衡可以完全复用 NRZ 的方案。PAM4 对非线性失真更敏感，DFE 的判决电平需要针对四个电平分别优化。
• 误区三： 忽视电源噪声对 SerDes 抖动的影响。高速 SerDes 的时钟恢复电路对电源噪声极其敏感，建议在仿真中加入电源分配网络（PDN）模型。
• 误区四： 链路预算中未考虑温度漂移和工艺偏差。通道损耗随温度升高而增大，均衡器系数需预留自适应调整范围。

总结而言，SerDes 系统设计是一个多变量优化的过程。架构选择决定了系统的基本性能边界，调制方式影响带宽与 SNR 的权衡，均衡技术提供了补偿通道缺陷的手段，而链路预算则是将所有这些因素量化为可验证的指标。在 HFSS 仿真环境中，工程师应建立从 3D 电磁模型到通道 S 参数，再到时域眼图分析的完整流程，确保每个环节的仿真精度与实测一致性。