2、SerDes基础:串行器/解串器原理、并行到串行转换、时钟恢复、眼图基础

USB4及USB4v2物理层(PHY)的核心是高速SerDes(Serializer/Deserializer)通道,它负责将并行数据转换为高速串行比特流进行传输,并在接收端完成时钟与数据恢复(CDR)。理解SerDes的基本原理,是后续分析USB4链路训练、电气参数测试和协议调试的基石。本章将深入拆解串行器/解串器的工作机制、并行到串行的转换细节、时钟恢复的工程实现,以及眼图这一核心质量评估工具。

USB4 SerDes 物理层核心链路与眼图评估 发送端 TX 并行数据总线 (如 32-bit @ 250MHz) 串行器 PLL 时钟 D+ / D- 传输通道 PCB走线/连接器 损耗/串扰/反射 ISI 码间干扰 随机抖动 RJ 确定性抖动 DJ 接收端 RX CTLE/DFE CDR 解串器 恢复时钟 并行数据 眼图评估 眼高 眼宽 最佳采样点 关键参数:UI(单位间隔)、数据速率、上升/下降时间、抖动峰峰值 SerDes 核心参数速查表 参数 USB4 Gen3 典型值 说明 数据速率 20 Gbps / lane USB4v2 可达 40 Gbps / lane UI 单位间隔 50 ps 1 / 数据速率 编码方式 128b/132b 内嵌时钟,DC平衡 接收均衡 CTLE + DFE 补偿信道损耗

2.1 串行器/解串器核心原理

SerDes的本质是时域复用。在发送端,并行数据总线(例如32位宽、250MHz时钟)通过串行器(Serializer)被转换为单路或差分的高速串行比特流(例如8Gbps)。在接收端,解串器(Deserializer)从高速串行流中恢复出原始并行数据。USB4物理层采用先进的SerDes架构,通常集成PLL(锁相环)、CDR(时钟数据恢复)、均衡器(CTLE/DFE)和线路编码器。

核心要点:串行化的优势在于减少引脚数量、降低PCB布线复杂度、消除并行总线中的时钟偏斜(Skew)问题。但代价是要求极高的时钟精度和信号完整性。USB4 Gen3×2 的20Gbps速率意味着每个UI(单位间隔)仅50ps,任何微小的抖动都会直接影响误码率。

2.2 并行到串行转换机制

并行到串行转换并非简单的“并排输出”,而是涉及位排序、时钟域交叉和编码三个关键步骤。以USB4的128b/132b编码为例,发送端首先将并行数据按协议组帧,然后通过一个移位寄存器或MUX树,在高速时钟(20GHz)的控制下逐位输出。该过程必须保证LSB(最低有效位)到MSB(最高有效位)的顺序与协议定义一致。

步骤功能关键参数/注意事项
1. 数据组帧将并行数据封装为编码块128b/132b 编码,保证DC平衡
2. 并串转换通过MUX或移位寄存器输出位顺序:LSB first;需考虑建立/保持时间
3. 驱动输出差分电流/电压驱动输出摆幅典型值 800mVppd;预加重(FFE)

在USB4v2中,为了支持40Gbps速率,发送端通常采用PAM-4(4级脉冲幅度调制)或继续使用NRZ(非归零码)但配合更强的均衡。PAM-4在相同带宽下传输速率翻倍,但对信噪比(SNR)要求更高,且眼图呈现三个“眼”。

2.3 时钟恢复(CDR)工程实现

接收端必须从数据流中提取时钟,因为发送端不会单独传输时钟信号。CDR的核心是相位锁定。USB4接收机通常采用基于PLL的CDR架构,包含鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)。鉴相器比较输入数据边沿与本地时钟边沿,产生误差信号,通过环路滤波器调整VCO频率,最终使本地时钟稳定在数据速率上。

// CDR 锁定过程简化描述
1. 初始状态:VCO 自由振荡于标称频率(如 20GHz)
2. 数据边沿检测:鉴相器比较数据跳变沿与恢复时钟沿
3. 环路调整:若时钟超前,则降低 VCO 控制电压;若滞后,则升高
4. 锁定判定:连续 N 个 UI 内相位误差小于阈值(如 ±0.01 UI)
5. 跟踪模式:锁定后进入低带宽跟踪,抑制高频抖动
工程风险:CDR的环路带宽设计需权衡。带宽过宽会引入更多噪声,导致抖动增加;带宽过窄则无法跟踪发送端的频率漂移(ppm偏差)。USB4规范要求接收端能容忍 ±300ppm 的频偏,同时保证误码率低于 1E-12。

2.4 眼图基础与信号质量评估

眼图是评估高速串行信号质量最直观的工具。通过将高速示波器捕获的连续比特位按UI对齐叠加,形成类似人眼的图案。眼图的“眼睛”张开程度直接反映了信号质量:眼高(垂直张开度)代表噪声裕量,眼宽(水平张开度)代表抖动裕量。USB4物理层测试中,眼图模板(Mask)测试是必测项,任何比特落入模板内即判定为不合格。

  • 眼高(Eye Height):通常要求大于 100mV(对于20Gbps NRZ),低于此值可能导致接收端误判。
  • 眼宽(Eye Width):要求大于 0.5 UI,即25ps(20Gbps时),否则采样点无法避开数据跳变沿。
  • 抖动(Jitter):分为随机抖动(RJ,高斯分布)和确定性抖动(DJ,有界)。总抖动(TJ) = DJ + 14×RJ(对应1E-12误码率)。
实战经验:在调试USB4链路时,若眼图闭合,首先检查发送端预加重(FFE)设置是否匹配信道损耗。例如,对于长走线(>10英寸),应增加去加重深度;对于短走线,过度去加重反而会因高频过冲而劣化眼图。使用BERT(误码仪)扫描浴盆曲线(Bathtub Curve)可以更精确地评估误码率与采样点位置的关系。

2.5 案例拆解:USB4 Gen3 链路眼图劣化分析

背景:某产品在USB4 Gen3 20Gbps链路测试中,接收端眼图裕量不足,误码率高达1E-8,无法通过认证。

初始现象:示波器测量发送端眼图正常(眼高180mV,眼宽0.45UI),但经过连接器和PCB走线后,接收端测试点眼图闭合(眼高仅80mV,眼宽0.3UI)。

分析过程:通过TDR(时域反射计)测试发现,连接器处存在阻抗不连续点(阻抗从85Ω跳变至110Ω),导致反射。同时,信道插入损耗在10GHz频点达到-12dB,超出USB4规范建议的-10dB。

操作步骤:

  1. 优化PCB走线:将连接器附近的走线宽度从4mil调整至5mil,以匹配连接器引脚阻抗。
  2. 调整发送端FFE:将去加重系数从-3dB增加至-5dB,以补偿高频损耗。
  3. 在接收端启用DFE(判决反馈均衡)的2个抽头,消除反射引起的后光标(Post-cursor)干扰。

结果对比:调整后,接收端眼高恢复至150mV,眼宽提升至0.42UI,误码率降至1E-12以下,通过认证测试。

复盘经验:SerDes链路调试需遵循“发送端补偿、信道优化、接收端均衡”的协同策略。单一手段往往无法解决复杂信道问题,且需注意FFE与DFE的配合,避免过度补偿导致噪声放大。

2.6 常见误区与总结

  • 误区一:认为眼图测试只需关注发送端。实际上,USB4规范要求接收端测试点(TP2)的眼图也必须满足模板要求,因为接收端芯片的封装和内部走线也会影响信号。
  • 误区二:混淆UI与比特率。UI是单位间隔,等于1/比特率。对于20Gbps NRZ,UI=50ps;对于40Gbps PAM-4,UI仍为50ps,但每个UI携带2比特信息。
  • 误区三:忽略CDR的抖动传递特性。CDR的环路带宽决定了其对输入抖动的抑制能力,测试时应使用符合规范的低抖动时钟源,避免将测试设备自身的抖动计入DUT。
总结:SerDes是USB4物理层的核心,其设计涉及并行转换、时钟恢复和信号完整性三大领域。掌握眼图分析能力,能够帮助工程师快速定位链路瓶颈。在实际项目中,应结合协议分析仪、示波器和BERT进行交叉验证,确保物理层指标满足USB4规范要求。