2、SerDes基础与信道特性：SerDes架构、PAM4与NRZ调制、信道损耗、ISI、串扰、反射等基本概念

高速SerDes（Serializer/Deserializer）系统设计的本质，是在物理信道非理想特性与接收端恢复能力之间寻找平衡。CTLE（连续时间线性均衡器）作为接收端第一道模拟均衡防线，其设计目标、增益曲线形态和自适应策略，完全由信道特性决定。因此，理解SerDes架构、调制方式以及信道中的损耗、码间干扰（ISI）、串扰和反射等物理现象，是进行低电压鲁棒CTLE设计的前提。本章将系统梳理这些基础概念，并建立它们与CTLE设计需求之间的映射关系。

2.1 SerDes基本架构与信号链路

SerDes的核心功能是将并行数据转换为高速串行比特流进行传输，并在接收端恢复为并行数据。一个典型的SerDes链路包含发送端（TX）、物理信道和接收端（RX）三个部分。发送端负责并行数据串行化、编码（如8b/10b、64b/66b或RS-FEC）、预加重/去加重（FFE）以及差分驱动；接收端则执行模拟前端（AFE）处理、时钟恢复（CDR）、均衡（CTLE+DFE）以及数据判决。

从CTLE设计的视角，需要重点关注接收端模拟前端（AFE）的信号链路顺序：输入焊盘 → ESD保护 → 终端匹配电阻 → CTLE → 可变增益放大器（VGA）→ 判决器/DFE。CTLE位于链路最前端，直接面对来自信道的衰减信号，其噪声系数和线性度直接影响整个接收链路的灵敏度。在低电压（如0.9V或1.0V电源）设计中，CTLE必须在不消耗过多电压余量的前提下提供足够的增益和带宽。

2.2 PAM4与NRZ调制方式对比

NRZ（Non-Return-to-Zero）是传统的二进制调制方式，每个符号携带1比特信息，逻辑“1”和“0”分别对应正负电压电平。PAM4（4-Level Pulse Amplitude Modulation）则使用4个不同的电压电平（如+3、+1、-1、-3），每个符号携带2比特信息。在相同波特率下，PAM4的数据吞吐量是NRZ的两倍，但代价是信噪比（SNR）显著下降。

从CTLE设计角度，PAM4与NRZ存在本质差异：

• 电压裕度：PAM4的相邻电平间距仅为NRZ的1/3，在相同摆幅下，PAM4对噪声和ISI的容忍度更低。CTLE的增益精度和线性度要求更高，否则会直接导致电平判决错误。
• 非线性失真：PAM4信号经过信道后，不同电平的衰减特性可能不一致（尤其当信道存在非线性时），CTLE需要具备良好的线性度以保持四个电平的相对间距。
• CDR与均衡策略：PAM4的时钟恢复通常基于电平跳变密度，而CTLE的增益峰值需要针对PAM4的频谱特性进行优化。PAM4的Nyquist频率与NRZ相同（均为波特率的一半），但有效信号带宽更低，因此CTLE的增益峰值频率可能需要调整。

2.3 信道损耗与频率响应

高速信号在PCB走线、连接器和电缆中传输时，主要面临两类损耗：趋肤效应损耗和介质损耗。趋肤效应导致有效导体截面积随频率升高而减小，其损耗与频率的平方根成正比（α√f）；介质损耗源于材料的极化损耗，与频率成正比（α·f）。在10Gbps以上速率，介质损耗通常占据主导地位。

信道频率响应H(f)的典型特征是：低频增益接近0dB，高频增益随频率增加而滚降。在Nyquist频率（f_b/2）处，插入损耗（IL）通常达到-10dB至-30dB（取决于信道长度和材料）。CTLE的核心任务就是在Nyquist频率附近提供相应的增益提升（Peaking），以补偿信道衰减。

判断信道损耗对CTLE设计的影响，需要关注以下指标：

1. 插入损耗IL(f)：在Nyquist频率处的IL值决定了CTLE所需的最大增益。例如，若IL=-20dB@5GHz，则CTLE需在5GHz处提供约20dB的增益。
2. 损耗斜率：IL随频率变化的斜率决定了CTLE增益曲线的形状。若损耗斜率较陡，CTLE需要更尖锐的峰值；若斜率平缓，则CTLE可采用较宽的增益带宽。
3. 信道长度与材料：FR4材料在10Gbps以上速率损耗显著，而M6/M7等低损耗材料可有效降低IL，从而减轻CTLE压力。

2.4 码间干扰（ISI）的产生与影响

码间干扰（ISI）是信道带宽有限导致的符号间能量扩散现象。当高速比特流通过低通特性的信道时，每个符号的脉冲响应会拖尾并延伸到相邻符号周期，导致接收端采样点的电压幅值受到前后符号的影响。ISI是限制高速SerDes性能的最主要因素之一。

从时域角度看，信道冲击响应h(t)的拖尾长度决定了ISI的严重程度。若h(t)的拖尾超过一个UI（Unit Interval），则当前符号的采样值会受到前一个符号（前标ISI）和后一个符号（后标ISI）的干扰。CTLE通过高频增益提升，可以压缩h(t)的主瓣宽度，从而减小ISI。

CTLE对ISI的抑制能力有限，原因在于：

• CTLE是线性时不变系统，只能对信道的线性失真进行补偿，无法处理非线性失真。
• CTLE的高频增益提升同时会放大高频噪声，存在噪声-ISI折中。
• 对于长拖尾信道，CTLE无法完全消除ISI，残余ISI需要由DFE处理。

在实际设计中，通常采用脉冲响应分析来评估ISI。通过仿真或实测获得信道冲击响应，计算其主瓣与拖尾的比值，即可判断CTLE所需的增益和带宽。例如，若主瓣幅度为0.8V，而第一后标拖尾为0.2V，则CTLE需要将拖尾压缩至0.05V以下才能满足眼图要求。

2.5 串扰与反射

串扰（Crosstalk）是指相邻信号线之间的电磁耦合，分为近端串扰（NEXT）和远端串扰（FEXT）。在SerDes系统中，串扰表现为接收端的噪声干扰，其频谱特性与信号本身相关。CTLE无法区分信号与串扰，因此串扰会直接劣化接收信噪比。在低电压设计中，串扰的影响更加显著，因为信号摆幅降低，而串扰幅度并未按比例减小。

反射（Reflection）源于信道阻抗不连续，如连接器、过孔、走线宽度变化等。反射会导致信号的部分能量被反射回发送端，并在接收端形成振铃（Ringing），增加ISI。CTLE对反射引起的振铃有一定抑制作用，但无法从根本上消除。解决反射问题需要从PCB设计入手，保证差分阻抗连续（通常为85Ω或100Ω），并优化过孔和连接器设计。

2.6 案例拆解：10Gbps背板信道的CTLE需求分析

以一个典型的10Gbps背板系统为例，信道长度为20英寸，采用FR4材料，差分走线阻抗100Ω。通过S参数仿真获得信道插入损耗曲线，在Nyquist频率（5GHz）处IL=-18dB。系统要求BER<1e-12，接收灵敏度为50mV。

分析过程：

1. 计算信道损耗斜率：从1GHz到5GHz，IL从-4dB降至-18dB，斜率约为-3.5dB/GHz，属于中等损耗信道。
2. 确定CTLE增益需求：在5GHz处需提供约15dB增益，同时低频增益应接近0dB，以避免放大低频噪声。
3. 评估噪声预算：CTLE增益15dB时，其输入参考噪声需控制在2mVrms以内，否则会超过接收灵敏度。
4. 检查串扰影响：相邻通道的NEXT在5GHz处约为-30dB，折算到接收端等效噪声约10mVpp，需通过布局优化降低。

实施步骤：首先在仿真环境中搭建信道模型，提取S参数；然后设计CTLE传递函数，采用零点-极点对实现高频峰值；通过AC仿真验证增益曲线与目标曲线匹配；最后进行时域眼图仿真，确认眼高和眼宽满足要求。

结果与复盘：经过优化，CTLE在5GHz处提供14.5dB增益，眼高从初始的80mV提升至180mV，BER从1e-6改善至1e-14。但发现CTLE功耗偏高（约15mW），在低电压设计中需权衡增益与功耗。复盘经验：对于中等损耗信道，CTLE增益控制在12-15dB即可，过高增益会引入噪声和功耗问题。

2.7 常见误区与设计要点

总结本章要点：SerDes系统的信道特性决定了CTLE的设计目标。理解NRZ与PAM4的差异、信道损耗的频域特征、ISI的时域表现以及串扰和反射的影响，是进行低电压鲁棒CTLE设计的基础。在实际项目中，应通过S参数仿真和眼图分析量化信道损伤，再据此确定CTLE的增益、带宽、线性度和噪声指标。